常用时序逻辑电路模块：计数器

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计数器简介

计数是一种最简单基本的运算。计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。是数字系统中种类最多、应用最广的时序逻辑电路。

计数器分类

模（M）

计数器运行时，从某一状态开始，完整循环一次后所经历的状态数，称之为计数器的模，用M表示。

例如，某个计数器在n个状态下进行计数，则称之为模n计数器，或n进制计数器。

 同步二进制加法计数器

加法计数原理

将一个二进制数的组成分为最低位和第i位。对于最低位，每次加1都翻转；对于第i位，第i位以下均为1时，加1发生翻转。（通常使用T触发器来实现翻转）

对于其翻转的控制，有两种方式：

1、控制输入T：CLK信号恒有，不翻转时，T=0；翻转时，T=1。

2、控制时钟信号：输入T恒为1，不翻转时，无CLK；翻转，有CLK。

控制输入T实现加法计数

Q1只在Q0=1时，接收时钟脉冲作用而翻转；Q2则在Q0=Q1=1时其次态翻转；以此类推，Q3在Q2=Q1=Q0=1时，其次态会翻转。

其逻辑电路图如下：

其中，C为进位信号。其电路状态表如下：

可以看出状态从0000开始，直到1111。1111加1，回到0000；对于进位输出，利用C的下降沿作为进位输出。

对应状态图：

对应时序图：

Q0的频率是CLK的1/2，即实现了2分频；Q1的频率是CLK的1/4，得到了CLK的4分频；以此类推，Q2、Q3分别对CLK进行了8分频和16分频。因此，计数器也可以当分频器用。

加法计数器实例74161

为了使用更加灵活，在4位同步二进制加法计数器的基础之上增加了预置数、保持、异步置零等附加功能。具体如下：

同步二进制可逆计数器

可逆计数器：既可以实现递增技术，也可以实现递减计数。

单时钟计数：

加法计数脉冲和减法计数脉冲共用同一脉冲源。通过一个加/减控制线的高低电平选择加法/减法计数。代表器件：74LS191

S：使能端（低电平有效）

LD：异步置数（低电平有效）

U/D：加减计数选择端

C/B：进/借位输出

双时钟计数：

加法计数脉冲和减法计数脉冲来自两个不同脉冲源。通过输入不同计数脉冲选择加法/减法计数。代表器件：74LS193

同步十进制加法计数器

在4位同步二进制加法计数器的基础上修改，当0000开始，加法计数到1001时，下一个时钟信号CLK后电路状态回到0000，这样构成了0~9的循环，即十进制。

从原来十六进制加法计数器的基础上修改，即：1001后为0000，并产生一个高电平进位信号。

其中，0000~1001称为有效状态，其他6个称为无效状态。

其逻辑电路图如下：

 将6个无效状态也带入电路（或状态方程），算出次态。其总状态图如下：

可以看出，当电路进入任何无效状态后，都能在时钟信号下自动返回到有效循环中去，这种功能称之为自启动。对于正常的时序逻辑电路，通常要求其能自启动。

实例74160

为了让使用更加灵活，在同步十进制的基础上增加了预置数、保持、异步置零等附加功能。具体如下图：

同步十进制减法及可逆计数器

同步十进制减法计数器原理

在4位同步二进制减法计数器的基础上修改，当1001开始减法计数到0000时，下一个时钟信号CLK后，电路状态回到1001。其状态图修改如下：

同步十进制可逆计数器

同样分为单时钟方式和双时钟方式。

单时钟代表器件：74LS190，具体如下：

双时钟代表器件：74LS192，具体如下：

移位寄存器型计数器

一般结构

在移位寄存器基础上，加入反馈电路，可构成计数器。

根据反馈信号的不同，分为环形计数器和扭环形计数器。

环形计数器

若反馈信号均为原变量Q，则为环形计数器。

对应状态图如下：

 总结有效状态和无效状态：

可以看出，无效状态不能返回有效状态，因此该电路不能自启动。但通常要求电路能够自启动，修改方法为在反馈逻辑电路上做文章，使无效状态跳回有效状态。修改如下：

此时的状态图如下，实现了自启动。

电路结构简单，但状态利用率低，n位移位寄存器有2^n个状态，而组成的环形计数器只用了n个状态，还有2^n-n个状态没有用到。为了提高利用率，继续对电路进行改进。

扭环形计数器

若反馈信号不仅仅是原变量Q，还包含Q’，则称之为扭环形计数器。

 没有自启动，进行改进：

竞争—冒险现象

对于环形计数器：1000→0100→0010→0001，每次均有两个触发器改变状态，电路在译码时存在竞争冒险现象。

对于扭环形计数器：0000→1000→1100→1110，每次只有一个触发器改变状态，电路译码时不存在竞争冒险现象。