时钟树讲解

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对于时钟树的理解，光看手册的原理图可能稍稍有点难理解。

对照这张图我们可以发现，其实主要时钟的产生有有四个来源其中有蓝色的两个高速时钟信号HSE,HSI，以及我标注的紫色的两个低速时钟信号LSI,LSE。

其中I（interior：内部）代表内部单片机内部自带振荡源产生的，而E(exterior:外部)代表需要自己外部安装晶振产生。

LS（low speed:低速）HS（high speed：高速）

我们观察STM32F103C8T6最小系统板可以发现

外部自带的是8MHZ的HSE,和32.768KHZ的LSE，当然对于高速而言8mhz还是不够的需要PLL锁相环进行倍频。

为什么需要产生高速和低速的信号？

我们需要理解，32单片机的处理运行速度是很快的，是因为它许多外设都需要高速时钟信号来快速推动程序的运行以及外设的驱动。而对于片上一些外设而言不需要那么高的时钟信号所以需要时钟比较低的信号。对照上图我们可以看出，LSI和LSE两个低速时钟信号主要是对于RTC和看门狗IWDG提供时钟信号的。RTC需要的时钟信号是32.768KHZ，相对于MHZ而言太小所以不方便产生（2，4，6，8….），当然上图也有标注可以通过128分频产生输送到总线矩阵

提供时钟，这需要我们单独配置HSE时钟分频。

LSI主要是给看门狗提供时钟信号的为：40KHZ。

可以把他们单独提出来看成一颗小时钟树。

接下来主要观察两个高速内外部时钟的时钟树。也就是HSE,和HSI

也就是主时钟树。

HSI由单片机内部时钟产生，相对而言其实是精度比较低的，而外部晶振相对而言精度较高，手册当中也有提到。

当然对于外部晶振而言晶振的频率也影响准确性：

一般我们选择8MHZ准确率相对较高且准确。

当然8MHZ时钟对于单片机而言是远远不够的，所以我们要进行倍频PLL（锁相环）

具体可以选择很多。我们可以对其进行2，3，4，…16.至于前面的PLLS（PLL entry clock source，PLL输入时钟源）是用于选择系统时钟源的组件。它通常有两个输入支路，一条是HSI经过”/2″的预分频后的信号输入PLLSRC，另一条是HSE经过预分频后的信号。通过配置寄存器，可以控制PLLSRC的输出是HSE还是HSI。

AHB一般是1分频也就是不分频，所以AHB最高可以达到72MHZ，一般挂在在AHB上的设备，处理速度非常快。

所以AHB一般只为SDIO（一种外设接口）,FSMC（存储器）,Cortex-M3（CPU）服务。

预分频器的原理其实就是一个比较器和输入寄存器搭配产生。

大概原理如下

每进来一次高脉冲，计数器加一，比较器比较技术周期和计数值，当计数器值等于设定的技术周期值产生一次脉冲。这样就起到了分频的作用。

当AHB分频得到了几个时钟信号，当中PCLK1也就是2分频的得到最高就是AHB最高时钟72MHZ÷2=36MHZ输出给了APB1总线。由此知道挂载在APB1总线上的设备最快也只有36MHZ。

而PCLK2是1分频的得到最高就是AHB最高时钟72MHZ输出给了APB2总线。由此知道挂载在APB2总线上的设备最快有72MHZ。所以APB2总线要比APB1总线快。

当然每个外设具体需要时钟不一样每个总线还可以在进行分频，可以自己硬件进行配置。

下面是大概框图：

具体挂载了哪些设备需要查看手册，以上就是对于时钟树的大概解析。