模电数电基础知识点总结

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注：几篇功夫博主大作：模电数电基础知识点覆盖比较全的合辑。
原文中部分图片显示异常，非本文引用后异常。

电路模电数电知识点总结

太阳城 S 于 2021-12-22 12:51:47 发布

前言

本文针对《电工电子技术(第4版)》—— 徐淑华，此书进行简单知识总结。

本文可能对快速回忆知识点和预习有所帮助，但是更深理论知识还需要大家多刷题，多看定义。

复习要点

KVL、KCL、叠加原理、戴维南定理
二极管、三极管（晶体管）、基本放大电路、集成运放
进制转换、卡诺图化简、常见组合逻辑、JK 触发器、异步同步时钟

第一模块电路分析基础

小知识点

电源（或信号源）：提供电能或信号
负载：吸收或转换电能，对信号进行处理
电位：在电路中选某一点为参考点，把任一点到参考点的电压称为该点的电位。
电路符号为电源在电路中不一定起电源的作用，电路符号为负载在电路中不一定起负载的作用。
理想电压源 :(a) 电源两端电压由电源本身决定，与外电路无关； (b) 通过它的电流是任意的，由外电路决定。
理想电流源：(a) 电源电流由电源本身决定，与外电路无关； (b) 电源两端 = 电压是任意的，由外电路决定。
齐性定理：线性电路中，所有激励 (独立源) 都增大 (或减小) 同样的倍数，则电路中响应 (电压或电流) 也增大 (或减小) 同样的倍数。
二端网络：若一个电路只通过两个输出端与外电路相联，则该电路称为 “二端网络”。(Two-terminals = One port)

电位

参考方向

参考方向小练习

电路中，有的电路设备起电源作用，是电源性质，发出功率。有的电路设备起负载作用，是负载性质，吸收功率。

电压的三种表达方式

恒压源与恒流源特性比较

电容

电感

无源元件小结

当 U 为直流电压时，电感 L 看成短路，电容 C 看成断路

理想受控源

电压源电压或电流源电流不是给定的时间函数，而是受电路中某个支路的电压 (或电流) 的控制。

电路符号

理想受控源的分类

受控电源与独立电源的比较

(1) 独立源电压 (或电流) 由电源本身决定，与电路中其它电压、电流无关，而受控源电压 (或电流 ) 直接由控制量决定。

(2) 独立源作为电路中 “激励”，在电路中产生电压、电流，而受控源只是反映输出端与输入端的关系，在电路中不能作为 “激励”。

基尔霍夫定律

一组概念

支路 (branch)：电路中通过同一电流的每个分支 (b)
结点 (node)：三条或三条以上支路的连接点 ( n )
路径 (path)：两节点间的一条通路。路径由支路构成
回路 (loop)：由支路组成的闭合路径。
网孔 (mesh)：回路内部不另含支路的回路

基尔霍夫电流定律（KCL）

注意:
① KCL：是电荷守恒和电流连续性原理在结点处的体现；结点不消耗也不储存电荷；

② KCL：是对结点处支路电流施加约束，与支路上接的是什么元件无关，与电路是线性还是非线性无关；

③ KCL：是按电流参考方向列写的，与电流实际方向无关。计算时才体现参考方向和实际方向的差异。

基尔霍夫电压定律（KVL）

列写方法：

假设各元件电压参考方向
设定回路绕行方向，顺时针或逆时针
根据参考方向和第一公式列写

注意

① KVL：是电路的能量守恒的体现；

② KVL：是对回路中的支路电压施加约束，与回路各支路上接的是什么元件无关，与电路是线性还是非线性无关；

③ KVL：是按电压参考方向列写，与电压实际方向无关。计算时，才体现参考方向和实际方向的差异。

等效变换法

电阻的等效变换法

化简方法

正确判断串并联的关系
尽量缩短短路线。
等电位点的处理。（可开路或短路处理）

电源的等效变换法

串并联

理想电压源的串并联

理想电流源的串并联

电压源与电流源的相互转化

注意前后电流电压方向

电压源电流不是由自身决定，电流源电压不是由自身决定。正确理解是，电流源于电阻并联，Ur=10V，==> I = 5A ==> 流过电压表的电流为 5-2=3A

输入电阻

叠加原理

定义：在多个电源同时作用的线性电路中，任何支路的电流或任意两点间的电压，都是各个电源单独作用时所得结果的代数和。
线性电路：电路中不含有任何非线性元件
电源的单独作用：电路中每次只保留一个电源作用，其余电源均置零。电压源置零指把理想电压源短路，电流源置零指把理想电流源断路。

叠加原理只能用于电压或电流的计算，不能用来求功率，即功率不能叠加。如：

戴维南定理

诺顿定理

算到戴维南等效电路，将电压源转变成电流源即可，这里就不展示了。

第二模块模拟电子技术基础

小知识点

导体：自然界中很容易导电的物质，例如金属。
绝缘体：电阻率很高的物质，几乎不导电，如橡皮、陶瓷、塑料和石英等。
半导体：导电特性处于导体和绝缘体之间的物质，例如锗、硅、砷化镓和一些硫化物、氧化物等。

半导体的特点

1.当受外界热和光的作用时，它的导电能力明显变化。

2.往纯净的半导体中掺入某些杂质，会使它的导电能力明显改变。

纯净的晶体结构的半导体称为本征半导体，如：硅和锗。
杂质半导体：在本征半导体中掺入某些微量元素作为杂质，可使半导体的导电性发生显著变化。掺入的杂质主要是三价或五价元素。掺入杂质的本征半导体称为杂质半导体。
电子空穴对 —— 由热激发而产生的自由电子和空穴对。
共价键中的两个电子被紧紧束缚在共价键中，称为束缚电子，常温下束缚电子很难脱离共价键成为自由电子，因此本征半导体中的自由电子很少，所以本征半导体的导电能力很弱。
在绝对 0 度和没有外界激发时，价电子完全被共价键束缚着，本征半导体中没有可以运动的带电粒子（即载流子），它的导电能力为 0，相当于绝缘体。
电流＝自由电子定向运动＋空穴定向运动
室温本征半导体的导电能力是很弱的。本征载流子浓度随温度升高近似按指数规律增大，其导电性能对温度的变化很敏感。
杂质半导体中多数载流子浓度取决于掺杂浓度；少数载流子浓度取决于温度
杂质半导体中起导电作用的主要是多子。
PN 结的单向导电特性当外加电压使 PN 结中 P 区的电位高于 N 区的电位，称为加正向电压，简称正偏；反之称为加反向电压，简称反偏。

外加正向电压 Uf 促使 PN 结转化为导通状态，正向电流较大，结电阻很低。
外加反向电压 UR 促使 PN 结转化为截止状态，反向电流很小，结电阻很高。

二极管

二极管的伏安特性将二极管分为三种状态 —— 截止、导通和击穿
压降：硅管约为 (0.6~0.7) V，锗管约为 (0.2~0.3) V
一般情况下，锗管反向电流 I R ＞硅管 I R 反向电流。

二极管理想模型：

外加正向电压时，二极管导通，可看作短路；
外加反向电压时，二极管截止，可看作开路。

1. 二极管整流

2. 二极管导通

注意 Uo 的正负极

3. 稳压二极管

三极管（晶体管）

注意，NPN 型三极管电流，两进一出，出为 iE；PNP 型三极管电流，一进两出，入为 iE

判断三极管极性和类型

基本放大电路

静态等效电路画法

注：此图原文显示异常

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基本放大电路的静态分析

KVL 的使用

动态等效电路画法

晶体管微变等效电路

rbe=200+26𝛃/Ic

26 的单位是 mV，Ic 单位是 mA

输入电阻近似为晶体管的输入电阻。

集成运算放大器

求解方法

注：此图原文显示异常

[外链图片转存失败，源站可能有防盗链机制，建议将图片保存下来直接上传 (img-joVCIsFC-25)(pictures/% E6%88% AA% E5% B1%8F2021-12-23%2022.44.04.png)]

注：此图原文显示异常

[外链图片转存失败，源站可能有防盗链机制，建议将图片保存下来直接上传 (img-3asOgGfs-29)(pictures/008i3skNgy1gxo5l6rh1pj30u0182wl9.jpg)]

电压跟随器

第三模块数字电子技术基础

小知识点

数制

二进制 (Binary)：0,1
十进制 (Decimal)：0,1,2,3,4,5,6,7,8,9
十六进制 (Hex)：0,1,2,3,4,5,6,7,8,9,A,B,C,D,E,F

码制

一、基本逻辑运算

1.与逻辑（AND &）

真值表

A	B	F
0	0	0
0	1	0
1	0	0
1	1	1

1.或逻辑 (OR)

真值表

A	B	F
0	0	0
0	1	1
1	0	1
1	1	1

推论：A+0=A A+1=1 A+A=A

1.非逻辑

真值表

A	F
0	1
1	0

二、复合逻辑门

1.与非逻辑（ NAND ）

2.或非逻辑（ NOR ）

3.异或逻辑（ XOR ）

4.同或逻辑

注：此图原文显示异常

[外链图片转存失败，源站可能有防盗链机制，建议将图片保存下来直接上传 (img-HRUoAvpw-37)(pictures/% E6%88% AA% E5% B1%8F2021-12-23%2023.20.38.png)]

三、三态输出与非门电路

基本运算

1. 基本运算定律

2. 基本运算规则

逻辑表达式

1. 逻辑函数表示形式的转换

2. 逻辑函数的化简

① 代数化简法

② 卡诺图化简法

–知识点：

高位写在前
偶数个则平分
奇数个则高位的那一组比低位的那一组少一个
注意相邻位只改变一个数字（00，01，11，10 这样，千万不要把 11 和 10 顺序写反了）
最小项：标准与或表达式是一种特殊的与或表达式，其中的每个与项都包含了所有相关的逻辑变量，每个变量以原变量或反变量出现一次且仅出现一次，这样的与项称为标准与项，又称最小项。

–图片说明：

化简步骤和原则：
步骤：

将原始函数用卡诺图表示
根据最小项合并规律画卡诺圈，圈住全部 “1” 方格
将上述全部卡诺圈的结果，“或” 起来即得化简后的新函数；
由逻辑门电路，组成逻辑电路图

原则：

所画的圈必须包含所有的 1
每个圈中包含 2n 个 1，且至少有一个 1 是新的
任一圈中都不能包含取值为 0 的方格；
圈的个数越少越好，圈越大越好

图片说明（打钩的要格外注意）：

分析组合逻辑电路

编码器和译码器

1. 编码器

编码：赋予选定的一系列二进制代码以固定的含义。

定义：将若干个 0 和 1 按一定规律编排成特定含义的代码称为编码。完成编码工作的电路称为编码器。

74LS148

2. 译码器

译码器是编码的逆过程，将输入信号的原意翻译出来。
译码器的输入：n 位二进制代码
译码器的输出：2n 个高低电平信号

74LS138

3-8 译码器扩大为 4-16 译码器视频讲解点击跳转

3. 数字显示译码器

4. 数据分配器

74LS138

74LS151

四选一数据选择器扩为八选一数据选择器

例题

触发器

1. 同步 RS 触发器

2. 边沿 JK 触发器

3. 边沿 D 触发器

若只取 JK 触发器输入信号 J≠K，且 J=D，就构成 D 触发器。
特性方程：Qn+1=D

JK 触发器转换为 D 触发器

4. T 触发器

T’触发器：计数型触发器。来一个脉冲翻转一次。

JK 触发器转换为 T 触发器

时序逻辑电路

一、寄存器

1. 数码寄存器

2. 移位寄存器

二、计数器

1. 同步二进制计数器

同步时序逻辑电路设计

2. 异步二进制计数器

在异步计数器中，有的触发器直接受输入计数脉冲控制，有的触发器则是把其它触发器的输出信号作为自己的时钟脉冲，因此各个触发器状态变换的时间先后不一，故被称为 “ 异步计数器 ”

3. 集成计数器

① 74LS161 集成计数器

② 74LS90 集成计数器

结语

感谢丁洁老师的教导，学在信通，成在将来。

希望同学们期末能够考出自己满意的好成绩

笔者：孙成 20 级智能科学与技术

海南大学海甸校区 13 号宿舍楼

2021 年 12 月 24 日初步结稿

via:

电路模电数电知识点总结(初步完成，后期进行小部分优化)_模电数电基础知识-CSDN博客 太阳城 S 于 2021-12-22 12:51:47 发布
模电数电基础知识点总结

【知识点总结】数字电子技术（数电）

NONO.97 已于 2023-04-11 16:02:22 修改

数字电子技术

总结内容：

内容包括：本逻辑门（与、或、与非、或非、异或门）、三态门、OD 门（OC 门）、传输门、组合逻辑电路的分析方法和设计方法、编码器、译码器、数据选择器、数值比较器、加法器、锁存器、触发器、SR 触发器、JK 触发器、D 触发器、T 触发器、时序逻辑电路的描述方式、时序逻辑电路的分析方法、计数器、寄存器、移位寄存器、多谐振荡器、单稳态触发器、施密特触发器、555 定时器、倒 T 形电阻网络 D/A 转换器 (DAC)、并行比较、逐次比较、双积分 A/D 转换器 (ADC)

提示：本文章是本人结合所学的课程进行总结所写，如果大家感兴趣，直接从目录里找需要的看。本文很长，切忌一口气读完。

前言

简介：

大家好，接着之前的模拟电子技术，现在我开始总结数字电子技术，数电自我上大学以来一直都是意难平的存在，一直以来，我自我感觉蛮好的，上课都能听懂，写起作业来也毫不费劲，但他却考得挺差的，是我上大学以来最差的专业课之一。很遗憾，现在的我没有机会重新修这门课，如果有机会重修，我相信一定能考高分，以下便是我对数字电子技术所学知识的理解与总结。

本人学艺不精，有一些知识点地方可能存在瑕疵，希望各位大佬可以多多指教。

提示：以下是本篇文章正文内容，下面案例可供参考

第一章基本逻辑运算与化简

一、基本逻辑运算

1. 简单逻辑运算及其运算符

逻辑运算：当 0 和 1 表示逻辑状态时，两个二进制数码按照某种特定的因果关系进行的运算。逻辑运算使用的数学工具是逻辑代数。

逻辑代数与普通代数：与普通代数不同，逻辑代数中的变量只有 0 和 1 两个可取值，它们分别用来表示完全两个对立的逻辑状态。

在逻辑代数中，有与、或、非三种基本的逻辑运算。

（1）与运算：只有当决定某一事件的条件全部具备时，这一事件才会发生。这种因果关系称为与逻辑关系。

（2）或运算：只要在决定某一事件的各种条件中，有一个或几个条件具备时，这一事件就会发生。这种因果关系称为或逻辑关系。

（3）非运算：事件发生的条件具备时，事件不会发生；事件发生的条件不具备时，事件发生。这种因果关系称为非逻辑关系。

（4）与非运算

（5）或非运算

（6）异或逻辑 —— 若两个输入变量的值相异，输出为 1，否则为 0。

（7）同或运算 —— 若两个输入变量的值相同，输出为 1，否则为 0。

2. 基本逻辑门的等效符号及其应用

系统输入信号中，有的是高电平有效，有的是低电平有效。低电平有效，输入端加小圆圈；高电平有效，输入端不加小圆圈。

利用逻辑门等效符号，可实现对逻辑电路进行变换，以简化电路，能减少实现电路的门的种类。

二、逻辑代数的基本定律

（1）0、1 律：A + 0 = A 、 A + 1 = 1、 A・1 = A、 A・0 = 0

（2）互补律：A + ‘A’ = 1、 A・‘A’ = 0

（3）交换律：A + B = B + A、 A・B = B・A

（4）结合律：A + B + C = (A + B) + C 、A・B・C = (A・B)・C

（5）分配律：A ( B + C ) = AB + AC 、A + BC = ( A + B )( A + C )

（6）重叠律：A + A = A 、A・A = A

（7）反演律：‘A + B’ = ‘A’・‘B’ 、‘AB’ = ‘A’ + ‘B’

（8）吸收律：A + A・B = A 、A・( A + B ) = A 、A + ‘A’・B = A +B 、(A + B)・(A + C) = A + BC

（9）其它常用恒等式：AB＋‘A’C＋BC＝AB + ‘A’C 、AB＋‘A’C＋BCD＝AB + ‘A’C

三、逻辑代数的基本规则

（1）代入规则：在包含变量 A 逻辑等式中，如果用另一个函数式代入式中所有 A 的位置，则等式仍然成立。这一规则称为代入规则。

（2）反演规则：对于任意一个逻辑表达式 L，若将其中所有的与（・）换成或（+），或（+）换成与（・）；原变量换为反变量，反变量换为原变量；将 1 换成 0，0 换成 1；则得到的结果就是原函数的反函数。

（3）对偶规则：对于任何逻辑函数式，若将其中的与（・）换成或（+），或（+）换成与（・）；并将 1 换成 0，0 换成 1；那么，所得的新的函数式就是 L 的对偶式，记作 L’。当某个逻辑恒等式成立时，则该恒等式两侧的对偶式也相等。这就是对偶规则。利用对偶规则，可从已知公式中得到更多的运算公式，例如，吸收律。

四、逻辑函数的最简与 – 或表达式

在若干个逻辑关系相同的与 – 或表达式中，将其中包含的与项数最少，且每个与项中变量数最少的表达式称为最简与 – 或表达式。

化简方法：化简的主要方法：

１．公式法（代数法）

代数化简法：运用逻辑代数的基本定律和恒等式进行化简的方法。

２．图解法（卡诺图法）—— 见下一条

五。逻辑函数的卡诺图化简法

1. 最小项的定义及性质

最小项：n 个变量 X1, X2, …, Xn 的最小项是 n 个因子的乘积，每个变量都以它的原变量或非变量的形式在乘积项中出现，且仅出现一次。一般 n 个变量的最小项应有 2n 个。同时其满足对于任意一个最小项，只有一组变量取值使得它的值为 1；对于变量的任一组取值，任意两个最小项的乘积为 0；对于变量的任一组取值，全体最小项之和为 1。

2. 用卡诺图表示逻辑函数

卡诺图：将 n 变量的全部最小项都用小方块表示，并使具有逻辑相邻的最小项在几何位置上也相邻地排列起来，这样，所得到的图形叫 n 变量的卡诺图。

逻辑相邻的最小项：如果两个最小项只有一个变量互为反变量，那么，就称这两个最小项在逻辑上相邻。

卡诺图的特点：各小方格对应于各变量不同的组合，而且上下左右在几何上相邻的方格内只有一个因子有差别，这个重要特点成为卡诺图化简逻辑函数的主要依据。

当逻辑函数为最小项表达式时，在卡诺图中找出和表达式中最小项对应的小方格填上 1，其余的小方格填上 0（有时也可用空格表示），就可以得到相应的卡诺图。任何逻辑函数都等于其卡诺图中为 1 的方格所对应的最小项之和。

3. 用卡诺图表示逻辑函数

化简的步骤

(1) 将逻辑函数写成最小项表达式

(2) 按最小项表达式填卡诺图，凡式中包含了的最小项，其对应方格填 1，其余方格填 0。

(3) 合并最小项，即将相邻的 1 方格圈成一组 (包围圈)，每一组含 2n 个方格，对应每个包围圈写成一个新的乘积项。本书中包围圈用虚线框表示。

(4) 将所有包围圈对应的乘积项相加。

画包围圈时应遵循的原则：

（1）包围圈内的方格数一定是 2n 个，且包围圈必须呈矩形。

（2）循环相邻特性包括上下底相邻，左右边相邻和四角相邻。

（3）同一方格可以被不同的包围圈重复包围多次，但新增的包围圈中一定要有原有包围圈未曾包围的方格。

（4）一个包围圈的方格数要尽可能多，包围圈的数目要可能少。

4. 含无关项的逻辑函数及其化简

无关项：在真值表内对应于变量的某些取值下，函数的值可以是任意的，或者这些变量的取值根本不会出现，这些变量取值所对应的最小项称为无关项或任意项。

在含有无关项逻辑函数的卡诺图化简中，它的值可以取 0 或取 1，具体取什么值，可以根据使函数尽量得到简化而定。

第二章逻辑门电路

一、开关器件及其等效电路

1、逻辑门电路的一般特性

扇出数：是指其在正常工作情况下，所能带同类门电路的最大数目。

（1）带拉电流负载—— 当负载门的个数增加时，总的拉电流将增加，会引起输出高电压的降低。但不得低于输出高电平的下限值，这就限制了负载门的个数。

（2）带灌电流负载—— 当负载门的个数增加时，总的灌电流 IOL 将增加，同时也将引起输出低电压 VOL 的升高。当输出为低电平，并且保证不超过输出低电平的上限值。

2、MOS 开关与 BJT 开关及其等效电路

（1）MOS 开关及其等效电路

当输入为低电平时，MOS 管截止，相当于开关 “断开”，输出为低电平；当输入为高电平时，MOS 管工作在可变电阻区，相当于开关 “闭合”，输出为低电平。MOS 管相当于一个由 vGS 控制的无触点开关。

（2）BJT 开关及其等效电路

当输入为低电平时，iB = iC = 0，vo = VCE = VCC，c、e 极之间近似于开路，BJT 截止，相当于开关断开。

当输入为高电平时，iB = iC = 0，vo = VCE = 0.2V，c、e 极之间近似于短路，BJT 饱和，相当于开关闭合。

3、逻辑门

（1）反相器

① CMOS 反相器

工作原理：当输入为低电平时，上半桥的 MOS 导通，下半桥的 MOS 截止，输出为高电平。当输入为高电平时，上半桥的 MOS 截止，下半桥的 MOS 导通，输出为低电平。

② TTL 反相器

当输入为低电平（vI = 0.2 V）时，T1 深度饱和，T2 、 T3 截止，T4 、D 导通，输出为高电平。当输入为高电平（vI = 3.6 V）时，T2、T3 饱和导通，T1 处于倒置的放大状态，T4 和 D 截止，使输出为低电平。

（2）与非门

① CMOS 与非门

② TTL 与非门电路

当输入有低电平 (0.2V) 时， $T_1$ 深饱和， $T_2$ 截止， $T_4$ 放大， $T_5$ 截止，输出为高电平。

（3）或非门

① CMOS 或非门

② TTL 或非门

若 A、B 均为低电平， $T_2A$ 和 $T_2B$ 均将截止， $T_3$ 截止。 $T_4$ 和 D 饱和，输出为高电平。若 A、B 中有一个为高电平， $T_2A$ 或 $T_2B$ 将饱和， $T_3$ 饱和， $T_4$ 截止，输出为低电平。

（4）异或门电路

（5）CMOS 传输门 (双向模拟开关)

当 c=0， ‘c’ =1 时，vGSN = -5V，vGSN <VTN，TN 截止，vGSP = 5V，vGSP > 0，TP 截止，开关断开，不能转送信号。

当 c=1， ‘c’ =0 时，当 vI = -5V~3V 时，TN 导通；

当 vI = -3V~5V，TP 导通。

当 vI = -3V~3V，TN 导通、TP 导通。

4、CMOS 漏极开路（OD）门和三态输出门电路

（1）（OD）门：

上拉电阻对 OD 门动态性能的影响：

Rp 的值愈小，负载电容的充电时间常数亦愈小，因而开关速度愈快。但功耗大，且可能使输出电流超过允许的最大值 IOL (max）。

Rp 的值大，可保证输出电流不能超过允许的最大值 IOL (max）、功耗小。但负载电容的充电时间常数亦愈大，开关速度因而愈慢。

三态输出门电路：

二、各种门电路之间的接口问题

在数字电路或系统的设计中，往往将 TTL 和 CMOS 两种器件混合使用，以满足工作速度或者功耗指标的要求。由于每种器件的电压和电流参数各不相同，因而在这两种器件连接时，要满足驱动器件和负载器件以下两个条件：

（1）驱动器件的输出电压必须处在负载器件所要求的输入电压范围，包括高、低电压值（属于电压兼容性的问题）。

（2）驱动器件必须对负载器件提供足够大的拉电流和灌电流（属于门电路的扇出数问题）。

驱动电路必须能为负载电路提供合乎相应标准的高、低电平，故必须能为负载电路提供足够的驱动电流。

门电路带负载时的接口电路：

第三章组合逻辑电路

一、组合逻辑电路分析

组合逻辑电路的分析步骤：

（1）由逻辑图写出各输出端的逻辑表达式；

（2）化简和变换逻辑表达式；

（3）列出真值表；

（4）根据真值表或逻辑表达式，经分析最后确定其功能；

二、组合逻辑电路的设计

组合逻辑电路的设计步骤：

（1）逻辑抽象：根据实际逻辑问题的因果关系确定输入、输出变量，并定义逻辑状态的含义；

（2）根据逻辑描述列出真值表；

（3）由真值表写出逻辑表达式；

（4）根据器件的类型，简化和变换逻辑表达式；

（5）画出逻辑图；

三、组合逻辑电路中的竞争冒险

竞争：当一个逻辑门的两个输入端的信号同时向相反方向变化，而变化的时间有差异的现象。

冒险：两个输入端的信号取值的变化方向是相反时，如门电路输出端的逻辑表达式简化成两个互补信号相乘或者相加，由竞争而可能产生输出干扰脉冲的现象。

消去竞争冒险的方法：

（1）发现并消除互补变量—— 先将逻辑函数式变换为由最小项组成的函数式，再对电路进行设计，从而避免出现竞争冒险（A‘A’）。

（2）增加乘积项，避免互补项相加。

（3）输出端并联电容器—— 在较慢速度下工作时，可以在输出端并联一电容器，致使输出波形上升沿和下降沿变化比较缓慢，可对于很窄的负跳变脉冲起到平波的作用。

四、若干典型的组合逻辑集成电路

1、编码器

编码器的逻辑功能：能将每一个编码输入信号变换为不同的二进制的代码输出。

（1）普通编码器—— 任何时候只允许输入一个有效编码信号，否则输出就会发生混乱。

① 4 线─2 线普通二进制编码器

② 8421BCD 码编码器

缺点：普通编码器不能同时输入两个已上的有效编码信号。

（2）优先编码器—— 允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。以下以CD4532为例，对该芯片进行讲解。

由上图真值表所示，I0~I7 中按高位优先的原则，若输入端有一位为高电平，则输出其对应的编码。其中 EI 为使能输入端口，只有将其置高电平，才可使芯片工作。GS 为群选择线，只要存在优先输入，GS 就为 1，若不存在优先输入，输出 EO 就为 1。

2、译码器 / 数据分配器

译码：译码是编码的逆过程，它能将二进制码翻译成代表某一特定含义的信号。(即电路的某种状态)

译码器：具有译码功能的逻辑电路称为译码器。

① 74HC139 集成译码器

逻辑符号框外部的符号，表示外部输入或输出信号名称，字母上面的 “—” 号说明该输入或输出是低电平有效。符号框内部的输入、输出变量表示其内部的逻辑关系。在推导表达式的过程中，如果低有效的输入或输出变量 (如) 上面的 “—” 号参与运算 (如 E 变为‘E’ )，则在画逻辑图或验证真值表时，注意将其还原为低有效符号。

② 74HC138 (74LS138) 集成译码器 ——3 线–8 线译码器

由上图的管脚图、真值表可知，此时为低电平有效。当输入对应位的二进制时，芯片可将其译码为 0~8 的数字。其中 E1——E3 是芯片的使能输入端，其中通常用 E3 为总使能，通常将 E1、E2 用于数据分配器。

③ 七段显示译码器

3、数据选择器

数据选择器：能实现数据选择功能的逻辑电路。它的作用相当于多个输入的单刀多掷开关，又称 “多路开关” 。

数据选择的功能：在通道选择信号的作用下，将多个通道的数据分时传送到公共的数据通道上去的。

利用 8 选 1 数据选择器组成函数产生器的一般步骤：

a、将函数变换成最小项表达式；

b、将使器件处于使能状态

c、地址信号 $S_2、 S_1 、 S_0$ 作为函数的输入变量

d、处理数据输入 $D_0~D_7$ 信号电平。逻辑表达式中有 $m_i$ , 则相应 $D_i =1$ ，其他的数据输入端均为 0。

4、数值比较器

数值比较器：对两个 1 位数字进行比较（A、B），以判断其大小的逻辑电路。

（1）1 位数值比较器

（2）2 位数值比较器

输入：两个 2 位二进制数 $A=A_1 A_0$ 、 $B=B_1 B_0$ ，也可用一位数值比较器设计多位数值比较器，其原则是当高位 $A_1、B_1）$ 不相等时，无需比较低位 $A_0、B_0）$ ，高位比较的结果就是两个数的比较结果。当高位相等时，两数的比较结果由低位比较的结果决定。

（3）集成数值比较器 74LS85

74LS85 是四位数值比较器，其工作原理和两位数值比较器相同。

5、算术运算电路

（1）半加器和全加器

加法器分为半加器和全加器两种。

半加— 在两个 1 位二进制数相加时，不考虑低位来的进位的相加

全加— 在两个二进制数相加时，考虑低位进位的相加

① 1 位半加器—— 不考虑低位进位，将两个 1 位二进制数 A、B 相加的器件。

② 全加器

全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。

ABC 有奇数个 1 时 S 为 1；ABC 有偶数个 1 和全为 0 时，S 为 0—– 用全加器组成三位二进制代码奇偶校验器

（2）多位数加法器

① 串行进位加法器—— 低位的进位信号送给邻近高位作为输入信号，采用串行进位加法器运算速度不高。

② 超前进位加法器—— 提高运算速度的基本思想：设计进位信号产生电路，在输入每位的加数和被加数时，同时获得该位全加的进位信号，而无需等待最低位的进位信号。74LS283

（2）减法运算

在实际应用中，通常是将减法运算变为加法运算来处理，即采用加补码的方法完成减法运算。

第四章锁存器和触发器

一、基本概念

时序逻辑电路：

工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅与该当前的输入信号有关，而且与此前电路的状态有关。

结构特征：由组合逻辑电路和存储电路组成，电路中存在反馈。

锁存器和触发器是构成时序逻辑电路的基本逻辑单元。

锁存器与触发器：

共同点：具有 0 和 1 两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。

不同点：锁存器 — 对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。触发器 — 对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。

双稳态电路具有记忆 1 位二进制数据的功能。

二、锁存器

1.SR 锁存器

初态：R、S 信号作用前 Q 端的状态，初态用 $Q^n$ 表示。

次态：R、S 信号作用后 Q 端的状态次态用 $Q^{n+1}$ 表示。

工作原理

当 R = 0、S = 0 —— 状态不变

当 R = 0、S = 1 —— 置 1：无论初态 $Q^n$ 为 0 或 1，锁存器的次态为为 1 态。信号消失后新的状态将被记忆下来。

当 R = 1、S = 0 —— 置 0：无论初态 $Q^n$ 为 0 或 1，锁存器的次态为 0 态。信号消失后新的状态将被记忆下来。

当 R = 1、S = 1 —— 状态不确定：无论初态 $Q^n$ 为 0 或 1，触发器的次态 $Q^n$ 、‘ $Q^n$ ’都为 0 。触发器的输出既不是 0 态，也不是 1 态。当 S、R 同时回到 0 时，由于两个与非门的延迟时间无法确定，使得触发器最终稳定状态也不能确定。

2.D 锁存器

定时图：表示电路动作过程中，对各输入信号的时间要求以及输出对输入信号的响应时间。

三、触发器

锁存器与触发器的不同：锁存器在 E 的高 (低) 电平期间对信号敏感；触发器在 CP 的上升沿 (下降沿) 对信号敏感。

1. 电路结构及其工作原理

从结构、工艺、用途上可分为主从触发器、维持阻塞触发器

（1）主从触发器：

工作原理：

① 当 CP=0 时（C = 0，‘C’ = 1），TG1 导通，TG2 断开 —— 输入信号 D 送入主锁存器。Q’ 跟随 D 端的状态变化，使 Q’ = D。TG3 断开，TG4 导通 —— 从锁存器维持在原来的状态不变。

② 当 CP 由 0 跳变到 1 时（C = 1，‘C’ = 0），TG1 断开，TG2 导通 —— 输入信号 D 不能送入主锁存器。主锁存器维持原态不变。TG3 导通，TG4 断开 —— 从锁存器 Q的信号送 Q 端。

注：触发器的状态仅仅取决于 CP 信号上升沿到达前瞬间的 D 信号。

（2）维持阻塞触发器：

工作原理：

① 当 CP = 0， $Q_4= ‘D’，Q_1 = D，Q^{n+1} = Q^n$ , ‘D’ 信号存于 $Q_4$ ，D 信号进入触发器，为状态刷新作好准备。

② 当 CP 由 0 跳变为 1， $Q^{n+1} = D$ ，在 CP 脉冲的上升沿，触法器按此前的 D 信号刷新。

③ 当 CP =1，D 信号不影响 ‘S’ 、‘R’ 的状态，Q 的状态不变。

在 CP 脉冲的上升沿到来瞬间使触发器的状态变化。

2.D 触发器

3.JK 触发器

4.T 触发器

5.SR 触发器

6.D 触发器功能的转换

（1）D 触发器构成 J K 触发器

（2）D 触发器构成 T 触发器

（3）D 触发器构成 T’ 触发器

四、小结

（1）锁存器和触发器都是具有存储功能的逻辑电路，是构成时序电路的基本逻辑单元。每个锁存器或触发器都能存储 1 位二值信息。

（2）锁存器是对脉冲电平敏感的电路，它们在一定电平作用下改变状态。

（3）触发器是对时钟脉冲边沿敏感的电路，它们在时钟脉冲的上升沿或下降沿作用下改变状态。

（4）触发器按逻辑功能分类有 D 触发器、JK 触发器、T（T’）触发器和 SR 触发器。它们的功能可用特性表、特性方程和状态图来描述。触发器的电路结构与逻辑功能没有必然联系。

第五章时序逻辑电路的分析与设计

一、基本概念

时序电路结构特征：电路由组合电路和存储电路组成；电路存在反馈。

输出方程： $O ＝ f (I ， S)$ —— 表达输出信号与输入信号、状态变量的关系式。

激励方程： $E ＝ f (I ， S)$ —— 表达了激励信号与输入信号、状态变量的关系式。

状态方程： $S^{n+1}＝f (E，S^n)$ —— 表达存储电路从现态到次态的转换关系式。

同步：存储电路里所有触发器有一个统一的时钟源，它们的状态在同一时刻更新。

异步：没有统一的时钟脉冲或没有时钟脉冲，电路的状态更新不是同时发生的。

二、时序逻辑电路的分析

分析过程的主要表现形式：时序电路的逻辑能是由其状态和输出信号的变化的规律呈现出来的。所以，分析过程主要是列出电路状态表或画出状态图、工作波形图。

分析同步时序逻辑电路的一般步骤：

（1）了解电路的组成 —— 电路的输入、输出信号、触发器的类型等。

（2）根据给定的时序电路图，写出下列各逻辑方程式 —— 输出方程、各触发器的激励方程、状态方程：将每个触发器的驱动方程代入其特性方程得状态方程。

（3）列出状态转换表或画出状态图和波形图。

（4）确定电路的逻辑功能。

米利型电路：电路的输出是输入变量 A 及触发器输出 Q1、 Q0 的函数，这类时序电路亦称为米利型电路。

穆尔型电路：电路输出仅仅取决于各触发器的状态，而不受电路当时的输入信号影响或没有输入变量，这类电路称为穆尔型电路。

三、时序逻辑电路的分析

同步时序逻辑电路的设计是分析的逆过程，其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。

设计同步时序逻辑电路的一般步骤：

（1）根据给定的逻辑功能建立原始状态图和原始状态表。

① 明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号。

② 找出所有可能的状态和状态转换之间的关系。

③ 根据原始状态图建立原始状态表。

（2）状态化简 —– 求出最简状态图。

合并等价状态，消去多余状态的过程称为状态化简

等价状态：在相同的输入下有相同的输出，并转换到同一个次态去的两个状态称为等价状态。

（3）状态编码（状态分配）：给每个状态赋以二进制代码的过程。

根据状态数确定触发器的个数， $2^{n-1} < M ≤ 2^n$ （M: 状态数；n: 触发器的个数）。

（4）选择触发器的类型。

（5）求出电路的激励方程和输出方程。

（6）画出逻辑图并检查自启动能力。

四、异步时序逻辑电路的分析

异步时序逻辑电路的分析方法及步骤：

（1）写出下列各逻辑方程式：时钟方程、触发器的激励方程、输出方程、状态方程。

（2）列出状态转换表或画出状态图和波形图。

（3）确定电路的逻辑功能。

注意：

（1）分析状态转换时必须考虑各触发器的时钟信号作用情况，有作用，则令 $cp_n = 1$ ；否则 $cp_n = 0$ ，根据激励信号确定那些 $cp_n = 1$ 的触发器的次态， $cp_n = 0$ 的触发器则保持原有状态不变。

（2）每一次状态转换必须从输入信号所能触发的第一个触发器开始逐级确定。

（3）每一次状态转换都有一定的时间延迟 —— 同步时序电路的所有触发器是同时转换状态的，与之不同，异步时序电路各个触发器之间的状态转换存在一定的延迟，也就是说，从现态 $S^n$ 到次态 $S^{n+1}$ 的转换过程中有一段 “不稳定” 的时间。在此期间，电路的状态是不确定的。只有当全部触发器状态转换完毕，电路才进入新的 “稳定” 状态，即次态 $S^{n+1}$ 。

五、若干典型的时序逻辑集成电路

1. 寄存器和移位寄存器

（1）寄存器：是数字系统中用来存储代码或数据的逻辑部件，它的主要组成部分是触发器。

一个触发器能存储 1 位二进制代码，存储 n 位二进制代码的寄存器需要用 n 个触发器组成。寄存器实际上是若干触发器的集合。

（2）移位寄存器：移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。按移动方式分为单向移位寄存器、双向移位寄存器，其中单向移位寄存器又有左移、右移之分。

① 基本移位寄存器

② 多功能双向移位寄存器

工作原理：

2. 计数器

（1）异步二进制计数器 —4 位异步二进制加法计数器—— 异步体现在前一级的输出是下一级的时钟源信号，从而实现异步。

计数器的功能：不仅可以计数也可作为分频器。

（2）二进制同步加计数器

工作原理：Q0 在每个 CP 都翻转一次，FF0 可采用 T=1 的 T 触发器；

Q1 仅在 Q0 = 1 后的下一个 CP 到来时翻转，FF1 可采用 T= Q0 的 T 触发器；

Q2 仅在 Q0 = Q1 = 1 后的下一个 CP 到来时翻转，FF2 可采用 T= Q0Q1T 的触发器；

Q3 仅在 Q0 = Q1 = Q2 = 1 后的下一个 CP 到来时翻转，FF3 可采用 T = Q0Q1Q2T 的触发器

六、小结

（1）时序电路的分析，首先按照给定电路列出各逻辑方程组、进而列出状态表、画出状态图和时序图，最后分析得到电路的逻辑功能。时序电路的设计，首先根据逻辑功能的需求，导出原始状态图或原始状态表，有必要时需进行状态化简，继而对状态进行编码，然后根据状态表导出激励方程组和输出方程组，最后画出逻辑图完成设计任务。

（2）时序逻辑电路一般由组合电路和存储电路两部分构成。它们在任一时刻的输出不仅是当前输入信号的函数，而且还与电路原来的状态有关。时序电路可分为同步和异步两大类。逻辑方程组、状态表、状态图和时序图从不同方面表达了时序电路的逻辑功能，是分析和设计时序电路的主要依据和手段。

第六章存储器、复杂可编程逻辑器

一、基本概念

RAM (随机存取存储器)：在运行状态可以随时进行读或写操作。存储的数据必须有电源供应才能保存，一旦掉电，数据全部丢失。

ROM (只读存储器)：在正常工作状态只能读出信息。断电后信息不会丢失，常用于存放固定信息（如程序、常数等）。

字长（位数）：表示一个信息多位二进制码称为一个字，字的位数称为字长。

字数：字的总量。字数 = 2n （n 为存储器外部地址线的线数）

地址：每个字的编号。

存储容量（M)：存储二值信息的总量。存储容量（M)＝字数 × 位数

二、存储器容量的扩展

（1）字长（位数）的扩展 — 用 4KX4 位的芯片组成 4KX16 位的存储系统。

位扩展可以利用芯片的并联方式实现。

（2）字数的扩展 — 用用 8KX8 位的芯片组成 32KX8 位的存储系统。

字数的扩展可以利用外加译码器控制存储器芯片的片选输入端来实现。

第七章脉冲波形的变换与产生

一、单稳态触发器

单稳态触发器的工作特点：电路在没有触发信号作用时处于一种稳定状态；在外来触发信号作用下，电路由稳态翻转到暂稳态；由于电路中 RC 延时环节的作用，暂稳态不能长保持，经过一段时间后，电路会自动返回到稳态。暂稳态的持续时间仅取与 RC 参数值有关。

1. 工作原理分析：

① 稳态分析：在没有触发信号时，通过假设分析，无论输入 Vi = 0 或者 Vi = 1，其结果一样，Vo1 = 1，Vi2 = 1，Vo = 0。

② 外加触发信号，发生正跳变时，Vi 由‘0’变为 Vm，由于电容 Cd 两边的电压不能发生突变，电容 Cd 来不及充电，在一瞬间 Vd = Vm ，电容 Cd 开始充电，之后 Vd 开始减少，在 Vd 跳变的瞬间 Vo1=0，此时由于电容 C 的作用，Vi2 先变为 0，使 Vo = 1，之后电容 C 开始充电，之后 Vi2 电压逐渐增加直至 Vi2=Vth。

③ 外加触发信号，发生负跳变时，Vi 由 Vm 变为‘0’，由于电容 Cd 两边的电压不能发生突变，电容 Cd 来不及放电，在一瞬间 Vd = -Vm，（VCd 左正右负），形成一个负尖峰脉冲。一般来说跳变的时间小于之前电容 C 充电到 Vth 的时间，故此时 Vo = 1，仍成立。二者在此时刻的作用，使得 Vo = 0。直至电容 C 充电到 Vth，使得 Vo = 0，Vo1 = 1，此时 Vi2 = Vo1 + Vth，之后电容 C 开始充电，Vi2 开始减小，直至两边电压相等。

本段参考了一位大佬的分析，感谢大佬的分享！

单稳态触发器（cmos门电路构成）-微分型-CSDN博客 孔言66 于 2020-03-23 20:54:17 发布
模电数电基础知识点总结

2. 主要参数计算：

输出脉冲宽度 tw： tw= 0.7RC

恢复时间 tre： tre = 3τd

最高工作频率 fmax： fmax < 1/（tw + tre）

3. 可能存在的问题：

应用：可用于频率计、延时、组成噪声消除电路

二、施密特触发器

施密特触发器电压传输特性及工作特点：施密特触发器属于电平触发器件，当输入信号达到某一定电压值时，输出电压会发生突变；电路有两个阈值电压。输入信号增加和减少时，电路的阈值电压分别是正向阈值电压（VT+）和负阈值电压（VT-）。

工作原理：

（1）vI 上升，只要 vI1 < VTH，则保持 vo = 0V。

（2）当 vI = VTH，电路发生正反馈： vI ↑→ vI1 ↑→ vo1 ↓→ vo ↑→ vI1 ↑，反馈结果使得 vo = VTH。

（3） vI1 > VTH 电路维持 vo = VTH 不变。

（4）当 vI 下降，vI1 也下降，只要 vI1 > VTH，则保持 vo = VTH ，当 vI = VTH，电路产生如下正反馈：vI ↓→ vI1 ↓→ vo1 ↑→ vo ↓→ vI1 ↓，反馈结果使得 vo = VOL。

施密特触发器的应用：波形变换、波形的整形、消除干扰信号、幅度鉴别

三、多谐振荡器

（1）通用多谐振荡器

多谐振荡器的基本组成：开关器件、反馈延迟环节（ RC 电路）

vo1 与 vo2 反相，电容接在 vo 与 vI 之间:

vo1 = 1, vo = 0 时，电容充电，vI 增加；vo1 = 0, vo = 1 时，电容放电，vI 下降；

工作原理：

大体解释：初态时，vo1 = 1， vo = 0 ，vc = 0，电路对电容 c 充电，电容电压为左正右 0，vI 开始变大。当 vI = VTH 时，vo1 = 0， vo = 1 ，电路进入第二暂态，此时电容 c 进行放电，电容电压接近为左 0 右正，vI 开始变小，直至 vI = VTH ，之后 vo1 = 1， vo = 0 循环反复。（粗略解释）

详细解释，如下：

振荡周期的计算：T＝RCln4 ≈ 1.4RC

（2）用施密特触发器构成波形产生电路

四、555 定时器及其应用

1. 555 定时器

555 定时器是一种应用方便的中规模集成电路，广泛用于信号的产生、变换、控制与检测。

工作原理：

很好理解，VI1 位于上比较器的反向输入端、VI2 位于下比较器的同向输入端，对于上比较器而言，若 VI1 > 2VCC/3，则运算放大器输出为 0；对于下比较器而言，若 VI2 < 2VCC/3，则运算放大器输出为 0。根据 SR 锁存器的特点：R=0、S=0 —— 状态不变；R=0、S=1 —— 置 1；R=1 、 S=0 —— 置 0；S=1 、 R=1 —— 状态不确定，可得以下功能表。

2. 用 555 定时器组成施密特触发器

（1）波形变换

假设一开始输入电压为 0，根据功能表输出为 vo = 1，放电管截止。当输入电压由 0 上升至 VCC/3 之后，根据功能表输出不变。当输入电压上升至 2VCC/3，输出翻转变为 vo = 0，放电管导通。之后若存在 VI1 < VCC/3，则输出再一次翻转变为 vo = 1。实现波形的变换。

注：若想改变占空比，可改变 VCC 的大小或芯片内部电阻的大小。若回差电压（输入的使输出电平发生反转的触发电压）减小，占空比将变大。

（2）波形产生电路 (多谐振荡器 )

原理不讲，实质上对 RC 电路进行整形而得。

3. 用 555 定时器组成单稳态触发器

（1）经典电路

工作原理：

假设一开始，触发脉冲尚未输入时，对一开始的状态分析：若此时‘Q’ = 0，Q＝1，则晶体管 T 饱和导通，则 VI1 = 0，根据功能表，三极管导通情况、输出保持不变；若此时 Q = 0，‘Q’＝1，则晶体管 T 截止，电容 C 充电，之后当 VI1 = 2VCC/3 时，输出为 0，‘Q’ = 0，Q＝1，可见稳定时无论哪种情况 ‘Q’ = 0，Q＝1 恒成立。

开始输入触发伏脉冲后，vI 为 0，vo 由 0 变为 1，三极管截止，电源对电容 C 充电，虽然在充电这段时间，触发脉冲已回到原来的位置，但根据功能表，其输出与晶体管的导通处于保持不变的状态。所以，只有当电容充电至 VI1 = 2VCC/3 时，其输出与晶体管的导通情况才会翻转。之后三极管导通，进行放电。

注：电路是不可重复触发的单稳，若将 5 脚接电压 V, 电路的脉宽会改变，其充电至 VCC，故脉宽变大。

本段还是参考大佬的总结，详情见这

555 组成的单稳态的应用:

（2）脉冲宽度调制器

（3）用 555 定时器组成可重复触发单稳

4. 用 555 定时器组成多谐振荡器

（1）通用结构

工作原理：

若一开始电压在 VI1 = VI2 < VCC/3，此时根据功能表，三极管截止，电容进行充电，vc 升高，若电压在 VI1 = VI2 > 2VCC/3，此时根据功能表，三极管导通，电容进行放电，vc 下降，可知无论在哪种情况下，稳态时 vc 将始终处于 2VCC/3 > vc > VCC/3 的位置。

假定一开始，电压在 VCC/3 处升高，此时根据功能表，三极管保持截止，电容进行充电，vc 升高，直至 VI1 = VI2 > 2VCC/3 时，此时三极管导通，电容进行放电，vc 下降。直至 VI1 = VI2 < VCC/3，此时根据功能表，三极管截止，电容进行充电，vc 升高，由此往复，便可得到矩形波。

（2）用 555 定时器组成占空比可的调多谐振荡器

可见，要想改变占空比，只需改变充放电的时间即可。

第八章模数与数模转换器

一、数模转换器（D/A 转换器）

1. 基本原理

实现 D/A 转换的基本思想：数字量是用代码按数位组合而成的，对于有权码，每位代码都有一定的权值，如能将每一位代码按其权的大小转换成相应的模拟量，然后，将这些模拟量相加，即可得到与数字量成正比的模拟量，从而实现数字量–模拟量的转换。

2. 倒 T 形电阻网络

根据 D/A 转换器，可知是数字量转化为模拟量，我们可以将数字量反应到开关上，利用倒 T 形电阻网络的并联效果，只需多建立倒 T 形电阻网络可实现对输出模拟电压，通过对开关量的编程即可实现 D/A 转换。

计算方法

二、模数转换器（A/D 转换器）

1. 基本概念

A/D 功能：能将模拟电压成正比地转换成对应的数字量。A/D 转换器一般要包括取样，保持，量化及编码 4 个过程。

2. 并行比较型 A/D 转换器

工作原理：顾名思义，并行比较，而且还是带优先级的并行比较。根据各比较器的参考电压值，可以确定输入模拟电压值与各比较器输出状态的关系。比较器的输出状态由 D 触发器存储，经优先编码器编码，得到数字量输出。

电路特点：

（1）单片集成并行比较型 A/D 转换器的产品很多，如 AD 公司的 AD9012 (TTL 工艺 8 位)、AD9002 (ECL 工艺，8 位)、AD9020 (TTL 工艺，10 位) 等

（2）在并行 A/D 转换器中，输入电压I 同时加到所有比较器的输入端。如不考虑各器件的延迟，可认为三位数字量是与I 输入时刻同时获得的。所以它的转换时间最短。

缺点：电路复杂，如三位 ADC 需 7 个比较器、7 个触发器、8 个电阻。位数越多，电路越复杂。

3. 逐次比较型 A/D 转换器

逐次比较型 A/D 转换器就比较形象，逐次逼近转换过程与用天平称物重非常相似。我们平时用天平称物都是先从小的重量依次比较，并不断增加重量，直至二者持平。

工作原理：在第一个时钟来了后，放入一半的参考电压所对应的量进行比较，若，仍小于，则该位置 1，若大于则该位置 0。下一次通过增加或减少 1 / 4 的量进行比较…… 直至完全持平或计算精度不足。

小结：逐次比较型 A/D 转换器输出数字量的位数越多转换精度越高，其完成一次转换所需时间与其位数 n 和时钟脉冲频率有关，位数愈少，时钟频率越高，转换所需时间越短。

4. 双积分式 A/D 转换器

对输入模拟电压和参考电压分别进行两次积分，将输入电压平均值变换成与之成正比的时间间隔，然后利用时钟脉冲和计数器测出此时间间隔，进而得到相应的数字量输出。双积分式 A/D 转换器也称为电压－时间－数字式积分器。

工作原理：这个也挺有意思的，总结来说就是消消乐，消消更快乐。准备阶段，Cr 信号将计数器清零；开关 S2 闭合，待积分电容放电完毕后，断开 S2 使电容的初始电压为 0。开始阶段，S1 与 A 端相接，积分器开始对 vI 积分，由于我们不知道这个模拟量 vI 是多少，所以你只能积分到 2n 个 CP（2nTC），之后开关切换到 B,VREF 加到积分器的输入端，积分器反方向进行第二次积分。只要当 t=t2 时积分器输出电压 vo ≥ 0，比较器输出 vc =0，时钟脉冲控制门 G 被关闭，计数停止。在计数器所计的数 λ= Qn-1…Q1Q0，λ 就是 A/D 转换器得到的结果。

5. 小结：

① 并联比较型特点：转换速度快，转换时间 10ns ~1us, 但电路复杂。

② 逐次逼近型特点：转换速度适中，转换时间为几 us ~100 us, 转换精度高，在转换速度和硬件复杂度之间达到一个很好的平衡。

③ 双积分型特点：转换速度慢，转换时间几百 us ~ 几 ms, 但抗干扰能力最强。

总结

小小的总结：

又完成一门，历时近两天，终于完成了，由于知识有些久远，无法找到我之前记录的笔记 (ಥ_ಥ) ，所以总结起来费了不少力气，不过感觉累并快乐着，毕竟人生想弥补自己遗憾的机会可不多呀！不断回顾总结，让我对知识的理解有所加深。下一次我将更新自动控制原理、MATLAB、电力电子技术等，感谢大家的支持！

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【知识点总结】数字电子技术（数电）-CSDN 博客
模电数电基础知识点总结

数电 / 数字电子技术基础全面知识点及习题总结（看这一篇就够了！）

徐二苗已于 2024-06-18 15:16:01 修改

数字电子技术基础知识点总结，包含习题！

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教材为阎石老师版本，第六版，全文按照教材顺序进行。

如若想系统学习，这边建议 B 站或慕课，清华大学王红老师主讲版本或者西安工业大学版本。

因为课本就叫数字电子技术基础，这里多补充一下～

数字电路：就是对数字信号进行产生、存储、传输、变换、运算以及处理的电子电路。

数字电路的优点：

1、精确度较高

2、有较强的稳定性、可靠性和抗干扰能力

3、具有算术运算能力和逻辑运算能力，可以进行逻辑推理和逻辑判断

4、电路结构简单，便于制造和集成

第一章、数制和码制

printf (" 当前数电学习进度 0%。\n");

ps: 温馨小提示哦不要放到收藏夹积灰了，该学学就立刻学，学完取消收藏换下一个学～

一、常用的数制及其转换

二进制（B）

比如：（1111）=15（十进制）

十进制（D)

比如：19=10011（二进制）

八进制（O)

比如：12=10（十进制）

十六进制 (H)

比如：2A=42（十进制）

二、不同数制间地转换

二进制转其它进制

【二进制转十进制】

【二进制转八进制和十六进制】

【小数二进制转十进制】

十进制转其它进制

【十进制转二进制和十六进制】

【十进制含有小数点的转换为二进制和十六进制】

八进制转其它进制

八进制其它非二进制时需要化为十进制，再从十进制出发转换为其它进制，方法与上面的例题同。

十六进制转其它进制

十六进制转为其它进制时思想与八进制同。

总结一下进制的转换就是：小转大乘 R 取整 — 大转小除 R 取余

三、二进制算术运算

原码、反码、补码的概念

原码：加一个符号位，其 1 表示负数，0 表示正数（如 + 1000=01000；-1000=11000）

反码：正数反码和原码一样，负数除去符号位都取反（如（-1000）=10111）

补码：正数和原码一样，负数在其反码的基础上加 1（如（-1000）=11000）

总结： “即正数原码、反码和补码都一样，负数的反码除去符号位都取反，补码在其反码的基础上再加 1 即可”

减法运算

例： 1101-1011

【注：一般不会用这种形式考，而是给出 11-8 类似的形式，让你用补码进行计算，其做题方法化为二进制，正负数补码形式进行相应的计算即可。】

【遵循逢二进一的原则，计算机内部没有减法，都是利用补码原理进行减法运算】

加法运算

例：1010+0011

其中涉及到乘法、除法运算的可能性很低很低，如有涉及，一般出现在计算机组成原理中，所以没有整理关于乘除法的知识点，如有需要，评论区留言即可。

四、几种常用的编码

常见的十进制编码

【8421 码比较普通不做多余解释；余 3 码就是从 0011（也就是 3）开始，依次加一，2421 码是把总数小于等于 4 的以 0 开头，总数大于 4 的以 1 开头；5211 码是把小于 5 的以 0 开头，大于 5 的以 1 开头，余 3 循环码解释如下图：】

【从 0010 开始，沿着箭头的方向走完十个二进制就是对应着的十进制，注意注意，这里的排列是 00 01 11 10（和后续学卡诺图化简排列布局相似，而不是 00 01 10 11 这种形式！）】

2. 格雷码

【解释如下】

【从 0000 开始，沿着箭头的方向对应着相应的二进制，和余 3 循环码记忆相似，不过一个是从 0011 开始，而另一个是从 0000 开始，这点务必注意！！！】

五、部分习题及小结

printf (" 当前数电学习进度 1%。\n");

【第一章考点分为三个模块：数制转换；原码、反码、补码转换；二进制补码运算，没有其它难点，所以复习时只需牢固掌握基础计算即可。题不用做很多，每个类型掌握计算即可，万变不离其宗。】

第二章、逻辑代数基础

printf (" 当前数电学习进度 10%。\n");

一、三种基本运算

1. 与运算

【Y=AB，A 或 B 只要有一位为 0，则 Y=0，当且仅当 A=B=1 时，Y=1】

2. 或运算

【Y=A+B，只有当 A=B=0 时 Y 才为 0，否则都为 1！】

非运算

【Y=A’其中，A 为 1 时 Y 为 0，A 为 0 时 Y 为 1，恰好相反！】

*图形符号需要掌握，是后面学习的基础！

与非
Y=(AB)‘=(A’+B’)

或非
Y=(A+B)‘=A’B’

与或非
Y=(AB+CD)’

异或
Y=A’B+AB’

【异或就是异为 1，同为 0！】

同或

Y=AB+A’B’

【同或就是同为 1，异为 0，图片有些小瑕疵，不要介意～】

二、逻辑代数的基本公式

基本公式

【其中 8 和 18 为反演律，用途最为广泛必须牢记！！！17 为分配律也很重要！这张表一定得掌握！】

18 这里被水印影响了，公式是 (A+B)‘=A’B’

常用公式

【这几个公式也很重要，必须掌握！尤其 22 很重要！】

三、逻辑代数的基本定理

代入定理

在任何一个包含变量 A 的逻辑等式中，若以另外一个逻辑式代入式中所有 A 的位置，则等式成立。简单来讲，就是只要我代替了你这个等式中所有的 A，那么代替 A 后的这个等式也是成立的。

反演定理

对于任意一个逻辑式 Y, 若将其所有的 “.” 换成 “+”，“+” 换成 “.”，0 换成 1，1 换成 0，原变量换成反变量，反变量换成原变量，则得到的结果就是 Y’。

如 Y=A (B+C)+CD 则 Y’=(A’+B’C’)(C’+D’)

即乘换成加，加换成乘，原边反，反边原。

对偶定理

对于任意一个逻辑式 Y, 若将其所有的 “.” 换成 “+”，“+” 换成 “.”，0 换成 1，1 换成 0，则得到的一个新的逻辑式就是 Y（D 这个 D 在右上角，我打不上去，只好搁在这里）。

如：Y=A (B+C) 则 Y (D)=A+BC

【对偶与反演不同的一点是原变量和反变量不会相互变化，只需乘边加加变乘而已】

四、逻辑函数及其描述方法

输入与输出之间对应的一种函数关系，记作 Y=F (A,B,…)，比如只要我知道 ABC… 的状态（0 或 1）我就可以唯一确定 Y。

逻辑真值表

部分截图，也就是 ABC 的输入对应着 Y 的输出。

逻辑函数式

比如：Y=A (B+C)

逻辑图

利用前面所学的与或非的关系，根据 Y=ABC 或其它式子画出对应的逻辑图。

此图为 Y=A (B+C) 的逻辑图

波形图（本章了解即可，第五章有详细说明）

其中低电平对应着 0，高电平对应着 1。

5、各种描述方法间的相互转换

真值表与逻辑函数式的转换：

其中 0 代表着非，1 与 0 恰好相反，比如此图中 Y=A’B’C’+A’BC+AB’C+ABC’（Y 的输出为 1 的需要写出来，为 0 的则不需要写出来）

逻辑函数式与逻辑图的相互转换

它为逻辑表达式 Y=(A+B’C)‘+A’BC’+C 的逻辑图！

波形图与真值表的相互转换

也就是 ABC 的状态与 Y 一一对应

6、最小项

比如 0010 可以记作 m2

比如 1000 可以记作 m8

再比如：

五、逻辑函数的化简方法

公式化化简

并项法：AB+AB’=A (B+B’)=A

吸收法：A+AB=A (1+B)=A

消项法：AB+A’C+BC=AB+A’C+BC (A+A’) =AB+A’C+ABC+A’BC=AB (1+C) +A’C (1+B) =AB+A’C

消因子法：A+A’B=(A+A’) (A+B) =A+B

配项法：利用 A+A=A 或 A+A’=1 的原则

卡诺图化简

原则很多，然后打字讲解缺少感觉，最好的方法是自己做题化简，要是有问题可以评论区留言一起解决。

六、具有无关项逻辑函数的化简方法

原则是 X 可以作为 1 来化简，圈出来的圈尽可能的包含更多的 1。

七、部分习题及小结

printf (" 当前数电学习进度 15%。\n");

【第二章考点有利用卡诺图化简逻辑表达式，根据逻辑图写出逻辑表达式，根据逻辑表达式画出对应的逻辑图，利用公式法化简逻辑表达式，总体就是一个化简逻辑表达式和逻辑表达式与逻辑图之间相互转换的题型。所以以上所述题型必须掌握。】

这里有一个小坑要注意，就是化简 Y2 时，去掉最外层的那个非之后，Y2= (A 异或 B）BC’，这里一定要先化简 A 异或 B，然后再与 BC’结合，不要把 BC’中的 B 直接与 A 异或中的 B 搁一起了。

这里需要注意的一点是，我们做题时会发现最小项里面有 m14 (ABCD’), 但是约束项化简后也会得到 d14，所以当出现约束项和最小项重合时，对应的最小项按照约束项来处理，比如本题卡诺图中 1110 那里对应的是 X 而不是 1。

一般这种卡诺图化简就画两个卡诺图，根据公式是什么关系，比如亦或呀、同或等等，对应位置相结合即可，比如，如果是亦或，就是亦为 1，所以当两个卡阔图 0000 的位置的数字是一致时，Y1 亦或 Y2 图中 0000 的位置就为 0，依次类推。

第三章、门电路（可以不看～）

因为门电路更多的涉及的知识是模电的知识点，所以此处考点基本为 0，所以复习的非常浅薄，只是复习了一些概念性名词，没有深入考究。

根据逻辑门电路的分类：TTL 电路和 CMOS 电路。

一、概述

用以实现基本逻辑运算和复合逻辑运算的单元电路成为门电路。

根据集成度的高低可以将数字集成电路划分为小规模集成电路 (SSI)、中规模集成电路（MSI)、大规模集成电路（LSI）、超大规模集成电路（YLSI) 和甚大规模集成电路（ULSI)。

根据所用半导体器件不同分为 TTL 电路和 MOS 电路。

二、半导体二极管

半导体二极管具有单向导电性，即外加正向电压时导通，外加反向电压时截止，所以它相当于一个受外加电压极性控制的开关。

三、CMOS 门电路

CMOS 电路优点是功耗低，适合制作大规模集成电路。

MOS 管有四种类型：N 沟道增强型

P 沟道增强型

N 沟道耗尽型和 P 沟道耗尽型

四、 TTL 门电路

TTL 门电路中有一个 OC 门 (集电极开路输出结构）需要了解。

OC 的应用：实现线与结构；电平转换；驱动显示器件和执行机构。

第四章、组合逻辑电路

printf (" 当前数电学习进度 20%。\n");

一、概述

根据逻辑功能的不同特点，可以将数字电路分为两大类，一类为组合逻辑电路，一类为时序逻辑电路，前者不具有记忆功能，也就是任何时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关，即电路中不包含存储单元；而时序逻辑电路具有记忆功能，这是与组合逻辑电路最不同的一点。

二、组合逻辑电路的分析方法

从电路的输入到输出逐级写出逻辑函数式，得到 Y

利用公式法或者卡诺图化简法进行化简

可以转换为真值表的形式

三、组合逻辑电路的基本设计方法

进行逻辑抽象

写出逻辑函数式

选定器件类型

将逻辑函数化简或转换成适当的描述形式

根据化简或转换后的逻辑式，画出逻辑电路的连接图

设计验证

工艺设计

四、常用的组合逻辑电路模块

普通编码器

编码器的功能就是将输入的每一个高、低电平信号编成一个对应的二进制代码。其本质就是赋予二进制代码特定含义的过程，一般分为普通编码器和优先编码器两类。

普通和优先的区别在于普通编码器要求只输入一个有效编码信号，而优先编码器允许多个有效编码信号的输入，但是我只会从优先级最高的那个开始，比如 3-8 线优先编码器，则最先从 I7 开始编码。

普通编码器（任何时刻只允许输入一个编码信号，否则输出将发生混乱！）

>

3-8 线集成优先编码器（不太重要～）

允许同时输入两个以上的编码信号！

其中小圆圈代表该管低电平有效！S’为选通输入端，只有在 S’=0 的条件下，编码器才能正常工作。而在 S’=1 时，所有的输出端均被锁在高电平。

其真值表如上图，注意，输出端 Y 均为反码输出！

后面还有一个二 = 十进制编码器 74HC147，这个了解即可。

3、译码器

将每个输入的二进制代码译成对应的输出高、低电平信号或另外一个代码，因此，译码是编码的反操作。常用的译码器有二进制译码器、二 – 十进制译码器和显示译码器三类。

二进制译码器（这款是用二极管与门阵列构成的译码器，缺点多，不常用）

与非门 3 线 – 8 线译码器 74HC138（CMOS 门电路组成，低电平有效！必须掌握！）

其中，S1 为 1，S2’+S3’=0 时，译码器处于工作状态；否则，译码器被禁止，所有输出端被封锁在高电平。

二 – 十进制译码器 74HC42（低电平有效！具有拒绝伪码功能！）

显示译码器（七段字符显示译码器）

常见的七段字符显示译码器有半导体数码管和液晶显示器两种，其中需要掌握的是前者！

因为这种数码管的每个线段都是一个发光二极管，所以也称为 LED 数码管或 LED 七段显示译码器！其为了增加使用的灵活性，同一规格的数码管一般都有共阴极和共阳极两种类型可以供选用。

半导体数码管优点有：工作电压低、体积小、寿命长、可靠性高、响应时间短、亮度较高。

半导体数码管缺点：工作电流比较大。

4、数据选择器（超级重要！必须掌握！）

从一组输入数据中选出特定的数据。

二选一选择器（最小的选择器，了解即可）

四选一选择器（74LS153，掌握！）

其中 A1 和 A0 为两位输入地址，Y 为一个输出数据，E 为一个输入控制（低电平有效），D0D1D2D3 为四路输入数据（这里可以发现数据选择器输入数据不考虑有效方式）。

双四选一数据选择器 74HC153（掌握！）

原理和 4 选 1 选择器一样，S2 和 S1 接低电平有效，A1A0 为两位输入地址，Y2 和 Y1 为输出，D 为输入数据，与之不同的一点就是双 4 选 1 选择器内部有两个相同的 4 选 1 选择器的单元的模块。

八选一选择器（74HC151 掌握！）

5、加法器（原理必须掌握！）

比如说 1001 和 0111 相加，图中（1）这个位置也就是 1 和 1 相加后向它的高位也就是（2）进了 1，（1）这里并没有考虑低位的进位（直接相加），而在（2）这个位置，它考虑了（1）位置的进位 1，后面的（3）位置或者更高位也都要考虑来自低位的进位，所以我们把不考虑低位的进位实现半加运算的电路称为半加器，把考虑低位进位的称为全加器。

1 位加法器

1 位半加器：不考虑来自低位的进位而将两个 1 位二进制数相加。实现半加运算的电路称为半加器。

从真值表可以看出 S=A’B+AB’；CO=AB；（所以半加器由一个异或门和一个与门组成。）这里的 S 是相加后本位的结果，而 CO 是相加后本位向高位的进位。

>

1 位全加器：除去最低位外，每一位都考虑来自低位的进位。（多了一个输入进位端 CI）

即两个对应位的加数和低位的进位 3 个数相加。所用电路称为全加器。其中 CI 为低位向本位的进位，S 为相加后本位的结果，CO 为本位向高位的进位。

如果理解了 1 位半加器的话，那么 1 位全加器也不难理解，它只是多了一个低位向高位的进位 CI，本质还是不变，比如，表中第 5 行，A=0，B=0，A+B 本应该为 0 的，但是 CI 为 1，也就是低位向高位进一，所以最后的结果为 A+B+CI=1，再比如 A=0, B=1, CI=1 时，A+B=1，但是低位向本位进 1，所以最后的结果为 1+0+1=10，S 为 0，本位向高位进 1，CO 为 1。

多位加法器（了解即可，不了解也行）

分为串行进位加法器和超前进位加法器。如有需要深入学习，可以去看课本。

6、数值比较器（了解即可～）

作用如其名，就是用来比较两个数值的大小。两个数比较大小，一定有三种结果，大于、等于和小于。

1 位数值比较器

> 多位数值比较器

比较两个多位数的大小时，必须自高而低逐位比较，只有在高位相等时，才需要比较低位。比如 ABC 和 DEF，首先比较 A 和 D，如果 A>D，那么 ABC>DEF，如果 A=B，则需进行 B 和 E 的比较，反之，若 A<D，则 ABC<DEF。

五、组合逻辑电路中的竞争 – 冒险

竞争

在组合逻辑电路中，当某一个变量经过两条以上路径到达输出端时，由于每条路径上的延迟时间的不同，到达终点的时间有先后，这一现象称为竞争。（输入级）

冒险

由于竞争使电路的输出端出现了稳态下没有的干扰脉冲（毛刺）的现象称为冒险。（输出级）

竞争 – 冒险

由于竞争而在电路输出端可能产生尖峰脉冲的现象称为竞争 – 冒险。可以这样理解，本来最终结果应该都为 0 的，但是出现了一小段的 1（也就是出现了本不该在理论设计中出现的脉冲干扰信号）。

【有竞争不一定有冒险，但是有冒险一定有竞争！】

4. 判别竞争 – 冒险

只要输出端的逻辑函数在一定条件下可以简化为 Y=A+A’或 Y=AA’，则可判定存在竞争 – 冒险现象。

比如某个电路输出逻辑函数表达式为 Y=AB+A’C，此时判断它是否存在竞争 – 冒险现象，不可以对表达式进行化简，观察有没有一个变量同时出现了原状态和非状态，然后保持这个变量不变，其它变量取 0 和 1 的组合，例如：当 B=C=1 时，上式将成为 Y=A+A’，也就是存在竞争冒险现象。

5. 消除竞争 – 冒险现象的方法

接入滤波电容

引入选通脉冲

修改逻辑设计，增加冗余项

六、部分习题及小结

printf (" 当前数电学习进度 25%。\n");

组合逻辑电路的基本设计和分析方法、译码器（38 译码器）和数据选择器（四选一、双四选一、八选一）、加法器（一位半加器和全加器）必须掌握！！！

严禁套娃！！！

【这道题要注意的一点是以 Y 为分界线（分为 Y 上半部分和 Y 下半部分，同一区域之间是或的关系，而不同区域之间是与的关系，比如接通 1000 后 Y 输出端表达式为 A+B，而接通 1001 时则变为了（A+B) (A’+B’) =AB’+A’B。其它就是 S3S2S1S0 哪个为 1，也就是哪个与非门有效，比如 0001 时，就是 S0 有效，输入端为 AB，输出端为（AB）’=A’+B’】

本题也有点套娃，耐心一下，一次成功！

也可以用卡诺图化简，更方便～

【这道题要注意的一点是水面高于检测元件，输出低电平（0），低于检测元件输出高电平（1）】

格雷码，卡诺图化简，记得画图找对应。

做数电的题，一定要仔细和耐心，一次给它做对了，省去了很多不必要的找错过程。

相对来讲，考的概率极低。（当然，如果专业课就是数电当我没说～）

【这里还有一点是顺序颠倒没有关系，比如低位向本位的进位放在了第三列，化简出来的结果有一点点出入，但是原理是对的，所以也可以。】

【补充：如何理解全减器？比如本位向高位的进位？低位向本位的进位？】

例：21-13 的运算过程。首先进行个位的相减，发现 1 小于 3，所以 1 也就是个位向十位 2 借了一位，于是变成 11-3 等于 8，个位向十位的借位也就是本位向高位的借位；接下来我们十位进行相减，本来是 2 减 1 的，但是因为刚刚十位把一位借给了低位 1，所以这里的 2 变为了 1，这也叫做低位向本位借位，所以 1-1=0，所以 21-13 等于 8；

【回到一位全减器，比如 Mi=1,Ni=0, 低位向本位借位为 1，本来是被减数 1 减去减数 0 等于 1 的，但是因为低位向本位借了一位，所以本位应该是 0，也就是 0-0 等于 0，所以最后本位的结果为 0；再比如 Mi=1,Ni=1, 低位向本位借 1，本来是 1-1=0，但是因为低位的借位，被减数 1 变为了 0，显然，0-1 不够减，所以本位向高位借了一位，本位变为了 2（为什么是 2，因为这里是二进制，如果是刚刚讨论的十进制，那借一位就是借十），所以 2-1=1，最后本位的结果为 1，本位向高位借位为 1。注意这里要和一位全加器有所区分～不要混淆了全加器是要加个 1，而全减器是要减个一】

【这道题要注意的一点是，S 接入的是 P 端，Y1 和 Y2 分别对应着 P’和 P】

这里用八选一也可以，就是有些浪费。

这里也可以 Z=1 为匹配，Z=0 为不匹配，用这种方法得到的结果和上图用数据选择器输出端 D 那里是相反的连接。比如上图 D6D7 接地，那这里就得接 1。

【补充，本章需要掌握的器件图如下：】

4-16 线译码器（SA‘和 SB’接地）

双四选一数据选择器，S2’S1’接地

第五章、半导体存储电路

printf (" 当前数电学习进度 50%。\n");

一、概述

时序逻辑电路具有记忆功能。

存储单元：只能存储一位数据的电路

寄存器：用于存储一组数据的存储电路

存储器：用于存储大量数据的存储电路

二、SR 锁存器

锁存器：寄存一位二值代码，通常由两个或非门或者与非门组成。

三、触发器

与锁存器相比，除去置 1 和置 0 外，又增加了一个触发信号 CLOCK 输入端（记作 CLK）。

触发信号的工作方式可以分外三类：电平触发、边沿触发和脉冲触发三种。

补充：什么是电平触发？

首先观察这张波形图，Q 的状态只有在 CLK 连续为 1 的那段才发生变化，其它地方不发生任何变化，所以称之为电平触发。

补充：什么是边沿触发？

看这张波形图，这里是上升沿，Q 只有在 CLK 上升沿才发生变化，其它地方不发生任何变化，所以称之为边沿触发，如果是下降沿，则下降沿时 Q 才会发生变化。

补充：什么是脉冲触发？

JK 脉冲触发器波形图绘制只考虑第一次变化！（比如从 00 变到 10，则 Q 置 1，注意，这里的 Q 置 1 是在一个脉冲结束后再变化，也就是在 CLK 第一个有效脉冲结束后，Q 才发生变化，而不是在上升沿发生变化！！后续如在同一个脉冲内再发生变化，不用管）RS 脉冲触发器每一次变化都得考虑（如从 00 变到 10，则置 1，从 10 变到 00 则保持，但是是按照最后的状态绘制 Q）！还要注意正脉冲和负脉冲，正脉冲看 CLK 为 1 的部分，负脉冲看 CLK 为 0 的部分。

根据电路内部结构形式：基本触发器（没有 CLOCK 信号），同步触发器，主从触发器，维持阻塞触发器，CMOS 边沿触发器。

根据逻辑功能：RS 触发器，JK 触发器，D 触发器，T 和 T’触发器。

根据存储数据原理：静态触发器、动态触发器。

其中静态触发器是靠电路状态的自锁存储数据，而动态触发器是通过 MOS 管栅极输入电容上存储电荷束存储数据的。

四、按逻辑功能触发器的分类

补充！

【其中 JK 触发器和 D 触发器最重要，且 JK 触发器可以转换为 RS 触发器或者 T 触发器】

【比如在需要 SR 触发器时，只要将 JK 触发器的 J、K 端当作 S、R 端使用，即可实现 SR 触发器的功能；在需要 T 触发器时，只要将 J、K 连在一起当作 T 端使用，就可以实现 T 触发器的功能（利用了特性方程的思想，即对于 JK 触发器的特性方程为 Q*=JQ’+K’Q，当 J=K=T 时，Q*=TQ’+T’Q，这样一来就变为了 T 触发器的特性方程，实现了从 JK 触发器转变为 T 触发器这一变化）】

SR 触发器（置 0 置 1 触发器）

特性方程：Q*✳=S+R’Q; SR=0

特性表：（其中：前一二行功能为保持，三四行为置 0，五六行为置 1，七八行为不定，可以巧记为 00 保持，01 置 0，10 置 1，11 不定）

【补充：如何看待置 1 和置 0 的功能？

我们把 Q 称为初态，Q✳称为次态，从初态到次态的变化代表了相应的功能，比如下面 SR 触发器中前两行，Q 分别从 01 变为对应的 Q * 的 01，也就是状态并没有发生变化，我们称它的功能为保持，后面的依次类推即可。】

状态转换图：

JK 触发器（置 1 和置 0 翻转触发器）

特性方程：A*✳=JQ’+K’Q

特性表（最后两行体现了翻转功能，00 保持，01 置 0，10 置 1，11 翻转）

状态转换图：

T 触发器（翻转触发器）

特性方程：Q✳=TQ’+T’Q（异或关系，异为 1）

特性表

状态转换图

D 触发器（跟随触发器）

特性方程：Q✳=D

特性表

状态转换图

五、寄存器

寄存一组二值代码。

六、存储器

存储大量二值信息的器件。

存储器容量的扩展：位扩展方式和子扩展方式。256*8 的芯片，其中 256 为字数，8 为位数。

举例说明：

例 1、用 1M4 的 SRAM 芯片设计一个 1M8 的 SRAM 存储器，则需要多少 1M*4 的芯片多少片？（位扩展）

答：所需芯片数为：（1M8）/（1M4)=2（片）

例 2、用 256K8 位的 SRAM 芯片设计 2048K8 位的存储器，需要多少片？（字扩展）

答：所需芯片数：（2048K8)/(256K8)=8 片

字位扩展：如若字数和位数都发生变化，方法一致，即 d (所需芯片数）= 设计要求的存储容量 / 已知芯片存储容量

七、部分习题及小结

【波形图的绘制，根据触发器电路，写次态函数等】

【补充：本章重点是波形图的绘制，尤其是电平触发器（正电平和负电平）、边沿触发器（上升沿和下降沿）、脉冲触发器（正脉冲和负脉冲），其中 JK 触发器的各种类型和 SR 触发器的各种类型为重点和难点。

电平触发器：观察有效电平期间 SR 或 JK 的变化，绘制 Q 的变化波形图。

边沿触发器：分清楚是上升沿还是下降沿（上升沿 CLK 那里没有小圆圈，而下降沿有小圆圈），上升沿则是观察上升沿时 JK 或 SR 的变化，下降沿则是观察下降沿时 SR 或 JK 的变化，绘制 Q 的变化波形图。

脉冲触发器：分清楚是正脉冲还是负脉冲，负脉冲同样是 CLK 那里有小圆圈，如果是正脉冲 JK 触发器或者 SR 触发器，观察 CLK 为 1 期间 JK 的第一次变化和 SR 的所有变化（也可以是最后一次变化，但是如果最后一次变化是保持，则保持它前一次的变化，而非上一个 CLK 有效期间的变化），得出相应的 Q 的变化；如果是 JK 负脉冲和 SR 负脉冲则观察 CLK 为 0 期间 JK 的第一次变化和 SR 的所有变化，得出相应的 Q 的变化。】

【何谓一次变化？保持到翻转（或置 1 或置 0）为一次变化，然后 J 为 1K 为 0 为一次变化，J 为 0K 为 0 是保持，不算一次变化，所以要小心一些～还有一定要看清楚是脉冲触发还是边沿触发还是电平触发，但是就考试来讲，脉冲触发可能性比较大，所以下面的习题必须掌握！】

直接看评论区～【因为这里没有时钟脉冲作用，所以可以直接根据 00 置 1，01 置 0，10 置 1，11 不定来绘图，但是要注意的是这里的 RS 是 R’和 S’不是 R 和 S！还有要注意的一点是 SR 为 11 本来是不定，也就是当 SR 为 11 时 Q 可能为 0 也可能为 1，所以有些朋友可能疑惑本题中的 SR 为 11 时为什么 Q 变为了 1，起初我也有困惑，但是后面做题有一个是直接标出不定，也就是在波形图中对应的地方标出不定即可，所以我建议最好标个不定，更严谨一些。】

因为这里有时钟脉冲 CLK，而且是电平触发，也就是在 CLK 为 1 的地方再看 R 和 S 的状态，最后确定 Q 的波形图。因为刚开始 Q 为 0，直到下一个 CLK 为 1 的时候，S 为 1，R 为 0，10 置 1，所以 Q 为 1，Q 为 1 持续到下一个 CLK 为 1 时看 RS 对应的状态，比如本题 SR 分别为 01，01 置 0，所以 Q 为 0，循环往复即可～

这里是 D 触发器，然后是电平触发，CLK 为 1 期间有效，D 触发器也叫保持触发器，也就是 D 在 CLK 为 1 期间怎么变化，Q 就怎么变化。

上升沿 D 触发器，所以从波形图中我们可以看到，刚开始 Q 为 1，在下一个上升沿到达时，D 为 0，所以 Q 持续到下一个上升沿都是 0，结果下一个 D 还是为 0，直到第三个上升沿 D 为 1，Q 才变化为 1。

这里 RD’为使能端，也就是 RD’为 0，RD 为 1 时，Q 强制为 0，然后 D=D1D2，上升沿 D 触发器，画图原理和前面一样。要注意的一点是，使能端发挥作用后，也就是 Q 被强制置为 0 后状态要一直保持在下一个上升沿前，不会使完后再回到刚刚的状态！

上升沿 JK 触发器，R 为使能端，R 为 1 时，Q 被强制置 0。

正脉冲 SR 触发器，刚开始 Q 为 0，持续到下一个脉冲前，注意观察 CLK 为 1 期间 SR 的第一次变化，比如本题 SR 是 10，所以 Q 被置为 1，然后 Q 再持续到下一个 CLK 为 1 结束前，观察本次 CLK 为 1 期间 SR 的第一次变化也就是 00 保持，依次往后推即可。SR 触发器需要注意的一点是在脉冲有效期间内发生的变化我都得考虑到，或者只需按照最后一次变化即可。比如本题中倒数第二次 CLK 为 1 期间，SR 从 00 变到了 10，也就是从保持到置 1，所以最后的 Q 从 0 变为 1。

本题也是正脉冲 JK 触发器！

本题是负脉冲 JK 触发器，区别于 JK 正脉冲，这里需要考虑的是 JK 的第一次变化，在 CLK 为 0 期间，也就是 JK 从 00 变到 10，Q 应该在这个脉冲结束后置 1，依次类推。

SR 正脉冲触发器

JK 正脉冲触发器，这里要注意的一点是 SD’和 RD’是使能端，当 SD’为 1 时，Q 强制置 1，当 RD’为 1 时，Q 强制置 0，比如在画波形图时，刚开始 SD’为 0，所以 Q 强制置 1 直到下一个脉冲前，再比如后续 RD’为 0 时，Q 从原来的 1 强制置 0，直到下一个脉冲前。这里的 CLK 是正脉冲（图形那里没有小圆圈），所以看 CLK 为 1 时发生的变化。

本题给的题目的图是错的，但是不影响做题，T 触发器特性方程是 TQ’+Q’T，也就是 T 异或 Q，TQ 异为 1，同为 0，刚开始 Q 为 0，第一个 CLK 为 1 期间，T 为 1，所以 Q 在第一个 CLK 结束后变为 1，第二个 CLK 为 1 期间，T 为 0，而刚刚的 Q 为 1，所以后面的 Q 依旧为 1，第三个 CLK 为 1 期间，T 为 1，Q 也为 1，所以后面的 Q 为 0，其实原理和前面都一致。

本题画图较多，但是万变不离其宗，根据给出的逻辑图写出 Q* 也就是驱动方程，最后结合 CLK 来绘图，一定要看清楚属于哪种类型的触发器。比如说第一个逻辑图化简得到 Q*=Q’，也就是下一次是上一次的非，正脉冲 JK 触发器，照着 CLK 图画就行了。

本题也是根据逻辑图写出驱动方程，判断触发器类型，根据 CLK 绘波形图。仔细一些～

本题需要注意的一点是 Q1 的波形图是按照图中给出的 CLK 来绘制，但是看清楚逻辑图，Q2 的波形图的绘制中，是把 Q1 的波形图作为 CLK 的，而不是原图中给出的 CLK，为什么呢？当然是因为逻辑图中第二个 D 触发器 CLK 接入的是 Q1’也就是 Q1（驱动方程化简得到），所以 Q2 的波形图不仅是把 Q1 的波形变化作为时钟变化参考，而且它是下降沿，因为它接入的是 Q1’，有小圆圈，同理可得，Q3 的波形图参考 Q2 的 CLK 变化，也是下降沿，所以这里一定要注意注意，它不是原图中直接给出的 CLK 图！！！还要注意刚开始的 RD’使能端，强制置 0，直到下一个脉冲到达前结束。

本题需要注意的一点是 Q1Q2Q3 是按照哪个 CLK 绘制的，第一个是 JK 下降沿触发器，根据图中给出的 CLK 绘制 Q 的变化即可，第二个是上升沿 JK 触发器，根据 Q1 的变化作为 CLK 绘制 Q2 的波形图，第三个是下降沿 JK 触发器，根据 Q1 的变化图作为 CLK 绘制 Q3 的波形图。

本题如何做呢？首先观察逻辑图，写出驱动方程，不难发现，D1=D2=Y=(Q1+Q2)’，D1 是上升沿 D 触发器，D2 是下降沿 D 触发器，因为本题没有给出 CLK 图，所以需要我们自己画一个 CLK 图，然后先画 Q1 和 Q2 的波形图，再画 Y 的波形图。刚开始，Q1 和 Q2 分别置 0，第一个上升沿到达前，和第一个下降沿到达前，Q1=Q2 都是为 0 的，但是，它们之间有错开半个脉冲，所以我们可以从图中得到，Q1 为 0 时 Q2 也为 0，所以 Q1 在第一个上升沿之后置 1，而此时，Q2 置 0，就是结合 Q1 与 Q2 的关系，一步一步推出后续 Q1 和 Q2 的变化即可。

本题需要注意的一点是有一个使能端 R=(CLK 与 Q)，也就是当 CLK 和 Q 同时为 1 时，R 会被激活强制置 0，所以 Q 的波形图中，本来是要持续到下一个正脉冲结束时才发生变化的，但是因为 CLK 为 1，此时 Q 也是 1，触发了使能端 R，所以 Q 被强制置 0，后面的也是如此。还有一个要注意的是这里是正脉冲 JK 触发器，所以需要考虑 CLK 有效期间内 A 的第一次变化！

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本题没有特别要注意的点，判断触发器类型，根据逻辑图写出驱动方程，仔细画图即可。因为波形图画多了容易走火入魔所以不要以为所有波形图的绘制都是根据 CLK 的，本题中的 Y 和 Z 仅仅只根据 Q1 和 Q2 的变化而变化，与 CLK 无关

第六章、时序逻辑电路

printf (" 当前数电学习进度 65%。\n");

一、概述

任一时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。区别于组合逻辑电路。

时序逻辑电路通常包括组合电路和存储电路两个组成部分，而存储电路是必不可少的；存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出。

补充，同步时序逻辑电路设计方法：

1、逻辑抽象，得出电路的状态转换表或状态转换图

2、状态化简

3、状态分配

4、选定触发器类型，求出电路的状态方程、驱动方程和输出方程

5、根据得到的方程式画出逻辑图

6、检查电路的设计能否自启动

二、时序逻辑电路的分类

根据电路的工作方式即电路中触发器的工作时刻是否统一来进行划分：

同步时序逻辑电路（统一）；异步时序逻辑电路（不统一）

根据电路输出信号的关系来划分（即电路的输出函数）：

米里型：输出信号由输入变量和现态共同决定。

莫尔型：输出信号只与电路的现态有关。

三、时序逻辑电路的分析方法

同步时序逻辑电路的分析方法：

1、写出驱动方程

看图写方程，必须多加练习，掌握。

2、把驱动方程带入特性方程得到状态方程

判断使用的是哪种类型的触发器（一般是 SR 触发器、JK 触发器、T 触发器和 D 触发器，带入对应的触发器的特性方程）

3、写出输出方程

这一步也可以提前写，直接写出 Y 即可。从图中可以直接得到。

4、根据状态方程得到状态转换方程，画出状态转换图

其实这里可以简画一下状态转换表，根据状态转换表写出状态转换图，也可以直接代入状态转换方程写出状态转换图。

5、依据状态转换表说出该电路的功能

一般来讲，根据画出的状态转换图或者状态转换表就可以观察出该电路可以实现哪些功能，后续有例题可以练习。

6、检查有没有自驱动（也叫自启动）功能

如何判断有没有自驱动能力只需要两步，第一步是看这个状态转换图是否有闭环，如果没有闭环，则不能自驱动，如果有闭环，则再看所有的闭环是否在一个图中，比如有两个闭环，但是这两个闭环没有交际，那么也不具备自驱动能力，专业点来说就是无效状态没有形成自己的闭环的同时，有效状态形成了自己的闭环就具备自启动能力。

【具有自启动能力】

【不具有自启动能力】

【例一】

总结一下：时序逻辑电路做题方法（一步步来，做题不要急，要仔细！）

1、看题，判断电路类型，同步时序 or 异步时序？

2、根据触发器写出驱动方程

3、根据驱动方程代入触发器的特性方程，写出状态方程

4、再写出输出方程

5、根据输出方程推出电路的状态转换真值表、状态转换图、时序图

6、最后总结时序电路的功能

四、若干常用的时序逻辑电路

寄存器

用于完成寄存功能，存储二进制数据和代码的电路。寄存器以触发器为核心单元，而一个触发器能寄存一位二进制代码；有并行和串行方式。

寄存器的分类

普通寄存器

完成对并行输入数据的存储，数据也只能并行输出，形成并行输入、并行输出的传输结构；存储单元采用基本触发器、边沿触发器和同步触发器，这三者皆可构成。

一般使用 JK 触发器或者 D 触发器进行对输入数据的存储。

74LS175 基本寄存器

移位寄存器

移位寄存器除了具有存储代码的功能外，还具有移位功能。所谓移位功能，是指寄存器里存储的代码能在移外脉冲的作用下依次左移或右移。因此，移位寄存器不但可以用来寄存代码，还可以用来实现数据的串行 – 并行转换、数值的运算和数据处理等，具有灵活的传输数据结构，但是存储单元只能用边沿触发器构成。

单向移位寄存器

4 位右移寄存器

从图中可以看出，假设输入数据为 1011，那么首先 1 先进入到 D0，然后原来 D0 存储的数据进入到 D1，依次类推，第二个 1 进入，原先 D0 中的 1 进入到 D1，依次往后，直到 1011 全部输入完，如果此时 D0 存储为 1，D1 存储为 0，D2 和 D3 依次为 11，如果没有时钟脉冲，那么输出端就会是 1011，如果再来一个时钟脉冲，那么会继续往右边移动。

4 位左移寄存器

左移寄存器是 D3 作为第一个输入，原理和右移寄存器一样。

双向移位寄存器

既可以左移又可以右移的寄存器。增加了一个 M 端用来控制是左移还是右移，M 取 0 或 1。

4 位双向移位寄存器 74LS194

其中有两个符号比较特殊：DSR 和 DSL，其实是用来控制左移还是右移，S 指英文单词 signal，那对应的 R 和 L 就是 right 和 left（即左边和右边）。

从下面这张功能表可以看出，M0M1 就是工作方式控制端，当 M1M0 为 01 时，右移；M1M0 为 10 时左移，且都在时钟脉冲上升沿工作。

3. 计数器（超级重要！！！）

数字系统中使用的最多的时序电路，不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。

同步计数器（时钟脉冲输入时触发器的翻转是同时发生的）

74LS161 (4 位二进制同步加法计数器）

说明：

【从 74161 的功能表可以看出，当 CR 非低有效时，无论输入怎么变化，输出均为 0，所以它称为清零控制端；而当 CR 非为 1，LD 非为低有效时，输入和输出都相对应，所以 LD 非称之为置数控制端。】

【那同步和异步又是怎么判断的？首先看清零控制端，当它低有效时，无论其它输入怎么变化，输出均为 0，所以它被称之为异步清零，也叫做直接清零；而对于第二行，LD 非为 0 时还需要借助一个 CLK 上升沿脉冲，才能达到置数的目的，所以称之为同步置数，也就是没有 CLK “我” 不能独自完成任务，所以它也被称之为间接置数。】

【当 EP 和 ET 同时高有效时，完成上升沿工作，实现计数功能。不清零不置数时则保持，CO 为进位输出端。其中的优先顺序：清零 > 置数 > 计数】

74LS163（和 74LS161 很像，但是有细微差别）

74LS163 的清零方式是同步清零！！！而非异步清零，其余没有差异。

74LS160（十进制同步加法计数器）

与前面不同的是 74LS160EPET 高有效时的输出是十进制加法计数（也就是从 0000 到 1001）。

异步计数器（触发器的翻转有先有后，不是同时发生的）

异步二进制计数器

两种方法

置零法（也叫清零法）：0000 是工作循环的起点，也就是实现几进制计数功能，工作循环处状态必须从 0 开始；

置数法：工作循环的起点可以任意选择，可以从 0001 或者 0010 或者其它开始，但是一定要在置数数据输入端输入才可。

假定已有的是 N 进制计数器，而需要得到的是 M 进制计数器。这时有 M<N 和 M>N 两种可能的情况。

步骤：

1、选用的计数器芯片的状态迁移顺序要符合设计目标的要求

2、正确消除无需利用的其它功能的影响（比如选择置数时，让 RC 非接 1）

3、正确为芯片的计数控制端接入有效信号

4、注意二进制计数器芯片和十进制计数器芯片的技术进制的差异

5. 同步清零和异步清零的区别

异步清零：终止于工作循环终点的下一个状态生成控制信号；

同步清零：终止于工作循环状态生成控制信号；

举例：比如利用 74LS190 分别用异步清零法和同步清零法实现 7 进制计数。

则同步清零是从 0000 到 0110；而异步清零是从 0000 到 0111（为什么会多出一个状态，原因在于异步清零它不借助于时钟信号，一旦 CR 非低有效时直接清零，如果到达 0110 时 CR 非低有效，那么 0110 直接清零后实现的其实是从 0000 到 0101 也就是一个六进制计数，而不是七进制计数了，而对于同步来说，会等到下一个 CLK 到来之前暂时保持住当前状态，所以是从 0000 到 0110）

五、时序逻辑电路的设计方法

1、逻辑抽象，得出电路的状态转换图或状态转换表

2、状态化简

3、状态分配

4、选定触发器的类型，求出电路的状态方程、驱动方程和输出方程

5、根据得出的方程式画出逻辑图

6、检查设计的电路能否自启动

【例题、设计一个带有进位输出端的十三进制计数器，原题在课本 313 页】

第一步、进行逻辑抽象，得出状态转换图（一般用这个，便于做题）

因为要设计一个十三进制的计数器，则需要四位二进制数，从 0 开始依次到 12 形成一个闭环。

第二步、状态化简和分配

根据状态转换图得到卡诺图

根据总的卡诺图得到分解的卡诺图，分别化简得到 Q*

第三步、将状态方程代入 JK 的特性方程，即 Q*=JQ’+K’Q，得到驱动方程。

第四步、根据驱动方程画出逻辑图

第五步、判断是否具有自启动能力。

很明显，电路具有自启动能力，可以把无效状态（1101、1110、1111）代入状态方程中计算得到它对应的次态分别为（0010、0010 和 0000），无效状态没有形成单独的闭环，它加入到了有效状态中，故可以自启动。

【补充：如果不存在无效状态，那么也就不存在是否自启动问题。】

六、部分习题和小结

【第六章非常非常重要，必须掌握用同步或异步置数法或清零法设计进制数，74161 和 74163 还有 74160 芯片的功能表得熟记，大题比较套路，原理理解之后直接可以套模板，多做练习。要想得高分，下面的习题必须全部掌握。】

【补充：时序图如何理解？】

【其实时序图也被称之为波形图，所以这里时序图的画法和第五章学过的波形图一致，两个下降沿 JK 触发器，刚开始时 Q1Q2 都为 0，根据得出的驱动方程，当 Q1Q2 都为 0 时，Q1 * 为 1，所以在下一个下降沿到达之前，Q1 被置 1，然后此时 Q2 被置 0，依次类推即可。当然，还有一种方法就是根据状态转换图，Q1Q2 从 00 到 10 再从 10 到 01，最后回到 00，不难发现，对应的时序图的变化也是如此，所以本题需要注意的一点就是触发器的类型得判断好，本来这题给出的是下降沿，但是难免有些朋友看错眼看成上升沿或者负脉冲 JK 触发器，都有可能，所以做题一定要仔细！】

这里给的有错误，形成闭环的那里，100—>010 是错的，应该是 100—->110，还有一个问题，直接看评论区。在此感谢各位的指正！

【补充，可能在这里有朋友疑惑怎么得出的这个状态转换图，其实只需画一个状态转换表即可，如下：画了一个草图，也就是当 Q3Q2Q1 状态不同时，对应着他们的次态 Q3*Q2*Q1*（都有 * 号，显示不出来）状态也不同，其中 Y 为输出，从第一行开始，000 到 001，Y 输出为 0，然后从 001 到 010，Y 输出为 0，依次类推，直到从 100 到 000 时，形成一个闭环，这时，需要重新出发，101 到 011 依次类推，最终画完状态转换图。】

【这里要注意的一点是可以看到 74160（1）中不需要特定的数字，所以它这里的 LD 和 RD 都接入了高电平，也就是不能发挥其作用，因为 LD 和 RD 只有低电平有效，而第二个芯片 74LS160（2）LD 接入了低电平有效是因为我置初态为 0111，使用了置数功能，所以我接入了 LD 低电平有效。总的来讲，就是在设计芯片实现进制时一定要重视 LD 和 RD 的连接】

【说明：可能会有朋友疑惑为什么这里是 83 进制计数器而不是 53 进制计数器？】

在此作出解释：74161 是四位二进制同步加法器，而不是十进制，我们从图中可以得到，第一个芯片 74161 从 0000 到 1111 时会向第二个芯片 74161 进一位（74LS161 (2) 为高位），也就是第二个芯片的 EPET 开始高有效，第二个芯片从 0000 变为 0001，此时第一个芯片又开始从 0000 到 1111，再进位，直到第二个芯片达到 0101 第一个芯片达到 0010 时全部清零。所以它总共进行了 16*5+2+1（加 1 是因为它是同步）=83 次，也就是实现了八十三进制计数器。本质就是低位片运行一周，高位片计数一次，这也是级联扩展的思想。】

这里采用的是同步置数，所以百位十位个位的 Q 端数字依次为 364，而不是 365。

本题可能会有朋友化简得出的 J3 的结果与答案不一致，有可能得出的是 Q3* 不是等于 Q2Q1 (Q3+Q3’)+Q3Q2’嘛，为什么 J3=Q1Q2，那 Q3Q2Q1 去哪了？其实是因为这里设计的是七进制，所以 Q3Q2Q1 在这里是无效状态，可以把它作为约束项处理，在卡诺图化简时，所以这里需要注意一下，其它地方就是按步骤做可以了。至于为什么选定的触发器是 JK 下降沿，大胆猜测是随机的（具体缘由真不知道～）

本题做起来未免过于恶心，所以如果期末要求没有不是很高，直接可以不看～

printf (" 当前数电学习进度 95%。\n");

第七章、脉冲波形的产生和整形电路

一、施密特触发电路

施密特触发器也被称之为电平触发的双稳态触发电路，是指输入、输出信号具有滞回性，并可以完成多种逻辑功能的一类集成门电路器件。

【施密特电路特点】

1、输入信号从低电平上升的过程中电路状态转换时对应的输入电平，与输入信号从高电平下降过程中对应的输入转换电平不同。

2、在电路转换时，通过电路内部的正反馈过程使输出电压波形的边沿变得很陡。

【施密特电路应用]

1、用于波形变换

2、用于脉冲鉴幅

3、用于脉冲整形。

【555 定时器构成的施密特触发器】

补充：从波形图中可以看出，第一、U1 也就是输入从带有干扰信号的模拟信号转变为 U0 输出带有二值逻辑化后的数字信号，所以实现了波形变换；第二，U1 输入期间信号波浮动较大，而输出 U0 期间波不 “陡” 了，所以实现了波形整形。

【以下实现了脉冲鉴幅】

二、单稳态电路

单稳态电路特点：

1、有稳态和暂稳态两个不同的工作状态。

2、在外界触发脉冲作用下，能从稳态翻转到暂稳态，在暂稳态维持一段时间后，再自动返回稳态。

3、暂稳态维持时间的长短取决于电路本身的参数，与触发脉冲的宽度和幅度无关。

单稳态电路的应用：

脉冲整形

延时（顾名思义就是产生滞后于脉冲触发的输出脉冲）

定时（顾名思义就是产生固定时间宽度的脉冲信号）

【555 定时器实现单稳态电路】

三、多谐振荡电路

没有稳态，接通电源后，不需要外加触发信号，便能产生矩形脉冲。

补充：如何获取矩形脉冲？

第一种是根据各种形式的多谐振荡电路直接产生所需要的矩形脉冲；

第二种是根据整形电路将已有的周期性变化波形转换为符合要求的矩形脉冲；

四、555 定时器及其应用

【具有低有效直接复位端（4），且有 2 个输入端（6 高有效、2 低有效）、1 个输出端（3）的特殊反相器。4 管脚直接复位，低有效；不复位的前提下，输出端根据有效输入激励端反相；6、2 优先级看情况。】

五、部分习题

第八章、数 – 模和模 – 数转换

D/A 转换器：一般属于系统的后级电路，完成数字信号到模拟信号的转变。

A/D 转换器：一般属于系统的前级电路，完成模拟信号到数字信号的转变。

一、D/A 转换器的电路结构和工作原理

【转换原理】

按权值展开对位相加；输入为数字量，输出为模拟量；输出模拟电压信号实际不连续，是由一系列 “台阶电压” 组成，其中台阶电压的大小就是输入 “00…01” 所对应的模拟电压大小。

二、D/A 转换器的转换精度和转换速度

【D/A 转换精度】

1、分辨率：表示 D/A 转换器理论上可以达到的精度。

2、转换误差：表示 D/A 转换器的实际转换特性和理想 D/A 转换特性之间的最大偏差。转换误差是一个综合性的静态指标：通常包括比例系数误差、非线性误差、漂移误差等多个成分、这些误差的绝对值之和，就是转换误差大小。（影响转换误差的因素有：三极管特性不一致，参考电压 VREF 的波动，阻网络中电阻阻值的偏差，模拟开关存在一定的导通内阻和导通压降，运算放大器的零点漂移）

【计算分辨率】

例如 8 位 DAC：分辨率为 255（也就是 2 的 8 次方减 1），或者 8 位

【D/A 转换速度】

1、建立时间 tset：从数字信号输入 DAC 开始，到输出端对应得到稳定的模拟信号为止，整个转换过程所需要的时间。

2、一般而言，电流输出型 DAC 的建立时间较短，电压输出型 DAC 的建立时间长一些。

[DAC 的选型]

并不是任何时候都选择尽量高的技术指标，要根据实际需要确定。

1、DAC 的分辨率要根据 CPU 的数据处理位数选择；

2、DAC 的转换误差越小越好，选择高精度 DAC、运放和参考电压源等，但这也意味着器件成本的提高；

3、DAC 的转换速度不是越快越好，这与整个系统的时序要求有关，符合要求即可。

【补充：D/A 转换器类型及其优缺点】

1、权电阻 D/A 转换器：优点是所用电阻元件少，结构简单；缺点是各个电阻间电阻值相差较大。

2、权电容 D/A 转换器：优点是电容器制作简单；缺点是各个电容器之间电容量相差较大，会降低转换速度。

3、权电流 D/A 转换器：优点是转换速度和转换精度都比较高；缺点暂时没有。

4、倒 T 型 D/A 转换器：优点是转换速度较快；缺点是模拟开关存在一定的导通内阻和导通压降，会引起转换误差。

5、开关树 D/A 转换器：优点是所用电阻元件类型单一，有利于集成电路的制作；缺点是所用开关太多。

三、A/D 转换器的电路结构和工作原理

【A/D 转换原理】

四、取样 – 保持电路

【取样定理】

在取样间隔内完成对应的量化和编码，输出对应的数字信号。

【取样保持电路（简化版）】

补充：为什么会用到采样 – 保持电路呢？当然是因为 D/A 转换需要一定的时间，而在这个时间内如果被转换的信号量在不断发生变化，这时候就需要采样 – 保持电路。

五、A/D 转换器的转换精度和转换速度

【转换精度】

1、分辨率：用来说明 ADC 对输入信号的分辨能力，可以用输出二进制或十进制数的位数表示。

2、转换误差：表示器件实际的输出数字量和理论输出数字量之间的偏差。

【计算分辨率】

1、公式：（1/2^n)*FSR (其中 FSR 为满量程）

2、举例：8 位 ADC，输入满量程 5V，则转换误差为？

【转换速度】

主要取决于转换器的电路结构，不同类型的 ADC 的转换速度差异极大。

【ADC 选型】

1、ADC 的分辨率要根据 CPU 的数据处理位数选择；

2、ADC 的转换误差，理论上当然越小越好，但这也意味着期间成本的提高，实际选型时，要根据对数据处理精度的要求，合适即可；

3、ADC 的转换速度 1 也不是越快越好，与整个系统的时序要求有关，符合要求即可，由此可以更好地控制系统成本。

【补充：A/D 转换器类型及其优缺点】

1、并联比较型：优点是转换速度是最快的；缺点是功耗大、成本高、分辨率低。

2、流水线型：优点是功耗低、分辨率高、转换精度高，可以简化电路；缺点是输入信号要经过特殊处理，锁存的定时要求比较严格。

3、逐次逼近型：优点是分辨率低于 12 位时，价格较低，电路规模比并联比较型小的多；缺点是分辨率高于 14 位时，价格较高。

4、双积分型：优点是工作性能比较稳定，抗干扰能力强，价格低；缺点是转换速度低。

5、V-F 型：优点是抗干扰能力强，价格低；缺点是转换速度低。

六、部分习题

printf (" 当前数电学习进度 100%！\n");

printf (" 恭喜您完成数字电子技术基础的学习！祝您考试高分过！江湖再见！");

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模电数电基础知识点总结

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第一模块 电路分析基础

小知识点

电位

参考方向

参考方向小练习

电容

电感

理想受控源

基尔霍夫定律

基尔霍夫电流定律（KCL）

基尔霍夫电压定律（KVL）

等效变换法

电阻的等效变换法

电源的等效变换法

串并联

理想电压源的串并联

理想电流源的串并联

电压源与电流源的相互转化

输入电阻

叠加原理

戴维南定理

诺顿定理

第二模块 模拟电子技术基础

小知识点

二极管

1. 二极管整流

2. 二极管导通

3. 稳压二极管

三极管（晶体管）

判断三极管极性和类型

基本放大电路

静态等效电路画法

基本放大电路的静态分析

动态等效电路画法

晶体管微变等效电路

集成运算放大器

求解方法

电压跟随器

第三模块 数字电子技术基础

小知识点

数制

码制

一、基本逻辑运算

二、复合逻辑门

三、三态输出与非门电路

基本运算

1. 基本运算定律

2. 基本运算规则

逻辑表达式

1. 逻辑函数表示形式的转换

2. 逻辑函数的化简

分析组合逻辑电路

编码器和译码器

1. 编码器

74LS148

2. 译码器

74LS138

3. 数字显示译码器

4. 数据分配器

74LS138

74LS151

四选一数据选择器扩为八选一数据选择器

例题

触发器

1. 同步 RS 触发器

2. 边沿 JK 触发器

3. 边沿 D 触发器

JK 触发器转换为 D 触发器

4. T 触发器

JK 触发器转换为 T 触发器

时序逻辑电路

一、 寄存器

1. 数码寄存器

2. 移位寄存器

二、计数器

第一模块电路分析基础

第二模块模拟电子技术基础

第三模块数字电子技术基础

一、寄存器

第一章基本逻辑运算与化简

四、逻辑函数的最简与 – 或表达式

第二章逻辑门电路

第三章组合逻辑电路

第四章锁存器和触发器

第五章时序逻辑电路的分析与设计

2. 计数器

第六章存储器、复杂可编程逻辑器

第七章脉冲波形的变换与产生